开题报告(舒中).doc

专业学位研究生学位论文开题报告登记表学 院： 微电子信息与技术研究院 专业学位类 别： 工程硕士 研究方向工程领域： FPGA器件的应用研究 学 号： 2009213153009 姓 名： 舒中 导师姓名： 刘峰 导师职称： 副教授 2010年11月25日武汉大学关于专业学位研究生学位论文开题报告的规定根据中华人民共和国学位条例及其暂行实施办法和武汉大学学位授予工作细则的精神，为做好专业学位研究生学位论文的开题报告，保证学位论文质量，特作如下规定：第一条 学位论文开题报告是专业学位研究生写作论文的必经过程，所有专业学位研究生（含：博士、硕士）在修完学位课程，写作学位论文之前都必须作开题报告。第二条 开题报告主要检验专业学位研究生对专业基础知识和解决工作实际问题的独立驾驭能力，考察写作论文准备工作是否深入细致，包括选题是否来源生产(工作)实践或是属应用开发性研究，资料占有是否翔实、全面，对国内外的研究现状是否了解，本人的研究是否具有开拓性、创新性等。第三条 学位论文开题报告前，专业学位研究生必须根据专业培养目标，结合导师、教研室（或研究室）所承担的国家、省部委等有关部门下达的研究项目中应用研究部分或研究生所在单位生产实践中急需解决的重大问题与导师协商，确定选题，广泛查阅文献，深入调研，收集资料，制定研究方案，在此基础上撰写开题报名。第四条 研究生在进行开题报告前，必须提交“开题报告”的书面材料，内容包括：（1）论文选题的理由和实际意义；（2）国内外关于该课题的研究现状及趋势；（3）本人的研究计划，包括研究目标、内容、拟突破的难题或攻克的难关、自己的创新或特色、实验方案或写作计划等；（4）主要参考文献目录。开题报告的书面材料不得少于3000字。第五条 专业学位研究生进行学位论文开题报告要向导师提出申请，申请获准后，博士生在博士生指导小组范围内作开题报告，硕士生在导师所在教研室或教学小组作开题报告。参加开题报告的教师，包括导师在内，一般不得少于3人。第六条 参加专业学位研究生学位论文开题报告的教师应当对开题报告进行评议，主要评议论文选题是否有实际应用价值，研究设想是否合理、可行，研究内容与方法是否具有开拓性、创新性，研究生是否可以开始进行论文写作等。评议结果分“合格”与“不合格”二种。评议结束后，由研究生指导教师在专业学位研究生学位论文开题报告登记表“评语”栏中填写评语。学位论文开题报告通过后，研究生方可进行论文撰写工作。第七条 开题报告结束后，研究生应将专业学位研究生学位论文开题报告登记表和开题报告一起装订成册后交所在培养单位存档，研究生院将不定期抽查专业学位研究生开题报告材料。第八条 本规定由研究生院负责解释。武汉大学研究生院姓名舒中院、系、所微电子信息与技术研究院专业学位类别工程硕士研究方向工程领域FPGA器件的应用研究攻读学位级别硕士指导教师刘峰拟定学位论文题目：参加开题报告教师人数参加旁听学生人数开题报告组成人员姓 名职 称所 在 工 作 单 位开题报告评语评议结果指导教师签名：年 月 日注：评议结果分“合格”或“不合格”。请将开题报告附后。FPGA器件的应用研究FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。早期的可编程逻辑器件只有可编程只读存储器（PROM）、紫外线可擦除只读存储器（EPROM）和点可擦除只读存储器（EEPROM）三种。由于结构的限制，他们只能完成简单的数字逻辑功能。其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件（PLD），它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成。而任意一个组合逻辑都可以用“与或”表达式来描述，所以，PLD能以乘积的形式完成大量的组合逻辑功能。在这一阶段中的主要产品有PAL（可编程阵列逻辑）和GAL（通用阵列逻辑）。不过早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。于是在20世纪80年代中期Altera和Xilinx公司分辨退出了类似于PAL结构的扩展型CPLD（Complex Programmable Logic Device）和与标准门整列类似的FPGA（Field Programmable Gate Array）,它们都是具有体系结构和逻辑单元灵活、集成度高以及使用范围宽等优点。这两种器件兼容了PLD和GAL的优点，克实现较大规模的电骡，编程也很灵活，与门阵列等其他ASIC（Application Specific IC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产之中。几乎所有的应用阵列、PLD和中小规模通用数字集成电路的场合均和应用FPGA和CPLD器件。FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点1）采用FPGA设计ASIC电路(特定用途集成电路)，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。FPGA与CPLD的区别与比较项目FPGACPLD说明结构工艺多为LUT加寄存器结构，采用SRAM工艺制造，也包含Flash、反熔丝等工艺多为乘积项结构，采用EECMOS工艺，也包含EEPROM、FLASH和反熔丝等工艺触发器数量多少FPGA更适合于完成时序逻辑，而CPLD更适合完成组合逻辑规模和逻辑复杂度规模大，逻辑复杂度高规模小，逻辑复杂度低FPGA用以实现搞复杂度设计，CPLD用以实现较低复杂度的设计内部连线资源分布式结构，具有丰富的布线资源集总式结构，布线资源相对有限FPGA布线灵活，但是时序更难规划，一般需要通过时序约束、静态时序分析、时序仿真等手段提供并验证时序性能引脚延时不可预测固定可预测对FPGA而言，时序约束和时序仿真非常重要编程与配置有两种配置方式，即外挂Boot ROM和通过CPU或者DSP等期间在线编程。由大多数FPGA期间基于RAM工艺，掉电后程序丢失有两种编程方式，一种是通过编程器烧写芯片，另一种方式是通过ISP模式将编程数据下载到目标期间。由于CPLD大多数基于ROM工艺，掉电后程序不丢失对于基于反熔丝工艺的FPGA，如Actel的某些器件系列和目前内嵌Flash或EECMOS得FPGA，如Lattice XP系列器件，可以实现非易失配置方式保密性一般器件的保密性较差好一般类型的FPGA不易实现加密，但是目前采用Flash加SRAM工艺的新型器件，如Lattice XP系列、Altera的Stratix II 和Stratix II GX系列，其内部嵌入了加载Flash以及高性能的加密算法，能提供更高的保密性成本与价格成本高，价格高成本低，价格低CPLD用于实现低沉本设计适用的设计类型复杂的时序功能简单的逻辑功能FPGA应用研究的必要性和现实意义随着微电子技术的飞速进步，电子学进入了一个崭新的时代，其特征是电子技术的应用正以空前规模和速度渗透到各行各业。现场可编程器件的广泛应用，为各行业的电子系统设计工程师自行开发本行业专用的ASIC提供了技术和物质条件。FPGA器件作为当今电子设计领域应用最广泛的可编程器件之一，器原因是多方面的，FPGA器件高集成度、可现场修改、开发周期短等优点满足了从军用到民用、从高端到低端的大多数电子设计领域的需求。而FPGA从出现至今只有短短的二十年的发展历史，有很多电子设计工程师以至FPGA产品的用户对这一器件的特性、优势还不是非常了解，部分有经验的设计师依然习惯于用个单片机等传统工具从事电路设计，这样就影响了电子产品的市场竞争力，也忽略了产品的升级空间。因此，十分有必要对FPGA这一族器件进行全面细致的分析研究，从而更好地利用FPGA的优势为电子设计服务。FPGA前沿设计技术与未来发展趋势半导体产品的集成度和成本迄今一直按照摩尔定律（Moores Law）所遇见的规律变化，作为半导体器件的重要一部分可编程逻辑器件也不例外，每一次工艺升级带来的优势，都会在FPGA产品的功耗、频率、密度及成本方面得到体现。1 深亚微米工艺下半导体设计所面临的挑战在深亚微米制造工艺下，晶体管的特征尺寸从130nm、90nm、65nm、45nm、发展到更新的32nm及22nm等，FPGA器件的密度和速度不断攀升，片上集成功能更加复杂，静态功耗也在不断增加，传输线延时已大大超过单元电路的门延时，这些因素对传统半导体设计技术带来了巨大的挑战。a) 器件的良率FPGA密度和速度的不断提高，纳米级的加工而带来的生产良率的问题变得不容忽视。半导体制造工艺哦造成的影响来自多种原因，包括光刻效应、化学机械抛光（CMP）导致的金属层厚度变化、掺杂波动、逻辑门尺寸和氧化层厚度的变化等。为了解决工艺所导致的性能偏离问题，必须再设计中引入新的方法和流程，以减小这种不稳定性能对器件的生产良率的影响。b) 功耗 半导体器件中的功耗包含：静态功耗和动态功耗。静态功耗是指由器件中的所有晶体管的漏电流（leakage current）引起的功耗，包括从源极（source）到漏极（drain）之间漏往衬底（body）的电流、栅极（gate）直接漏至衬底的电流，以及任何其他恒定功耗（如上拉电阻等）之和。FPGA的漏电流很大程度上取决于供电电压、结温、晶体管尺寸和自身可编程的冗余结构，静态功耗问题随着工艺节点的进步变得越来越严峻。动态功耗是由器件内部容性负载充放电所产生的，其主要影响因素是充电电容、供电电压和始终频率等。随着工艺节点的进步，由于FPGA得密度和容量在不断扩大，时钟频率不断提高，整个器件的动态功耗仍是需要考虑的重要问题。c) 互联线延时 由于在纳米级工艺下，逻辑设计则必须结合物理塔形才能精确的给出延时、功耗、可布性、面积等，使得设计中前后端延时的偏差越来越大，互连线编程时延主要因素。同事，互联线的最小宽度和艰巨不断减小，使生产后的器件性能波动范围也越来越大，成为限制芯片性能的瓶颈。在这种超大规模的系统级芯片中实现高速信号的传输以满足是需要求、实现一个低抖动和偏差的时钟树结构，成为目前FPGA设计所需要考虑的首要问题。d) 信号完整性 高速信号带来的电磁兼容（EMI）问题越来越突出：随着金属线宽和间距的不断减小，互连线之间的串扰现象更加严重，交叉耦合电容、耦合电感、IR压降、信号反射等现象带来的影响都可能是致命的。信号完整性问题对EDA工具提出了更多的挑战，对于芯片设计者，IP厂商，半导体加工厂等也提出了更为严格的要求。e) 可测性设计 测试在集成电路设计中所占的比重越来越大，FPGA本身复杂的通道结构特点决定了其测试的复杂度。此外，