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第四章时序逻辑电路 2013年4月 第四章时序逻辑电路 本章内容 1 时序逻辑电路的基本概念和组成原理 3 时序逻辑电路的设计计数器寄存器 本章重点 2 同步时序逻辑电路的分析方法 输出方程 Z tn F X tn Y tn 状态方程 Y tn 1 G W tn Y tn 驱动方程 W tn H X tn Y tn 时序电路的结构 存储电路输入信号 存储电路输出信号 时序电路输出信号 时序电路输入信号 tn tn 1表示相邻的两个离散时间 4 1时序逻辑电路的基本概念 4 1 1时序逻辑电路的特点 时序逻辑电路的特点 组合电路 触发器 记忆元件 具有反馈通道 1 2 时序逻辑电路表示方式 逻辑方程式 状态表 状态图 时序图 4 1 3时序逻辑电路的分类 根据时序电路中时钟信号的连接方式分类 时序电路 同步 异步 存储电路里所有触发器由一个统一的时钟脉冲源控制 没有统一的时钟脉冲 分析步骤图 时序电路 时钟方程 驱动方程 状态表 状态图 时序图 CP触发沿 特性方程 输出方程 状态方程 计算 4 2时序逻辑电路的分析 4 2 1时序逻辑电路分析的一般步骤 例1 分析图示逻辑电路 时钟CP的表达式 各触发器的驱动方程 时序电路的输出方程 解 1 1 因为各触发器的时钟CP相同 可以不写 驱动方程 输出方程 Z 解 驱动方程 输出方程 2 由驱动方程写各触发器的状态方程 解 3 由状态方程 输出方程列状态表 画状态图或时序图 列状态表的具体做法是 输出 代入上面各式得到 先设各触发器的初态为 作为新的初态 再代入状态方程和输出方程 得 如此继续算下去 直到Q1Q0及X的所有组合都算完为止 3 由状态方程 输出方程列状态表 画状态图或时序图 输入X 输出Z 0 0 0 0 00 0 01 01 0 10 10 11 0 11 1 00 画状态图 圈内是触发器的现态 箭头指向在输入输出条件下触发器的次态 时序图 4 逻辑功能分析 由状态图可看出 X 0 进行加法计数X 1 进行减法计数 例2分析图示时序逻辑电路 解 根据状态表画状态图 正常情况下 触发器状态在000 101循环 但若由于干扰使电路的状态为110或111 也可以在1 2个时钟后回到以上的主循环 这称为电路具有自启动能力 解 状态表的另一种形式 可见 每来一个CP脉冲触发器作加1计算 每6个脉冲一个循环 所以这是一个6进制加法计数器 例3分析图所示时序电路 0 000 1 2 4 5 6 1 2 3 100 110 111 011 001 000 101 010 每6个脉冲一个循环 可画状态图 这是一个6进制计数器 若电路进入010状态 则开始另一循环 该循环不能回到主循环 即 该电路不能自启动 例4分析图示时序逻辑电路 解 1 写出各逻辑方程 输出方程 驱动方程 2 将驱动方程代入触发器特性方程 得到各触发器的次态方程 3 列状态表 画状态图和时序图 4 由上面分析可见 若X 0 无论电路是何状态 都回到00状态 且F 0 只有连续输入4个或4个以上的1时 才使F 1 该电路的功能是检测输入信号X是否连续输入了4个或4个以上的1 是就输出1 否则输出0 所以该电路是1111序列检测器 4 2 3异步时序逻辑电路分析举例 由于异步时序逻辑电路中各触发器的触发脉冲不是同一CP 所以分析时除要考虑驱动信号外 还要看各触发器有无有效的触发脉冲 只有在触发脉冲的作用下 触发器才可能根据其状态方程确定其状态变或不变 无触发脉冲时 无论其状态方程如何 状态都不变 例5分析图所示异步时序逻辑电路 解 1 写出各触发器的触发脉冲方程和驱动方程 驱动方程 例5分析图所示异步时序逻辑电路 2 将驱动方程代入相应触发器的特性方程 求出各触发器的状态方程 QD负跳时此式有效 QC负跳时此式有效 QD负跳时此式有效 CP负跳时此式有效 3 列状态表 画状态图和时序图 4 逻辑功能分析由状态图和状态表看出 电路是一个十进制异步加法计数器 并具有自启动能力 4 4时序电路的设计 设计是分析的逆过程 目标是完成满足要求的逻辑电路 1 方法1 状态方程法基本步骤 分析设计要求 建立原始状态图 确定触发器数目及类型 选择状态编码即进行状态分配 求状态方程 输出方程 检查能否自动 求驱动方程 画逻辑图 触发器个数n须满足 2n 1 M 2n 其中M是电路包含的状态个数 例6试设计一个同步十进制加法计数器 1 分析设计要求建立原始状态图 计数器应该有十个状态 即N 10 现分别用S0S1 S9表示 根据十进制加法记数的规律 可画出下图所示的原始状态图 2 确定触发器数目及类型 选择状态编码 确定触发器数目和类型 取n 4 选用JK触发器 选择状态编码 四个触发器一共有十六种状态 用来表示S0 S9十个状态 方案很多 现在我们选用最常用的8421编码 即取 排列顺序为Q4Q3Q2Q1 S0 0000 S1 0001 S2 0010 S3 0011 S4 0100 S5 0101 S6 0110 S7 0111 S8 1000 S9 1001 编码后的状态图 3 求状态方程 输出方程 检查能否自启动 计数器的次态和输出都是现态的函数 而计数器的现态和次态又都是由组成该计数器的各个触发器的现态和次态表示的 因此 根据状态图即可画出计数器次态和输出的卡诺图 从而求出电路的状态方程和输出方程 次态卡诺图 状态方程 输出方程 检查能否自启动 由于1010 1111六种状态没有使用 是无效的 合并最小项时当成了约束项 因此有可能形成无效循环 使得设计出来的计数器不能启动 所以在求出状态方程和输出方程之后 应该分析以下这些无效状态的转换情况 将无效状态分别代入次态方程和输出方程 4 求驱动方程 5 画逻辑图 例7试设计一个可控同步加法计数器 要求当控制信号M 0时为6进制 M 1时为3进制 解 1 分析要求 建立原始状态图 2 确定触发器数目及类型 选择状态编码 取n 3 选用JK触发器 编码顺序为 状态编码为 编码后的状态图 3 求状态方程 输出方程 检查能够自启动 计数器卡诺图 状态方程 C1的卡诺图 C2的卡诺图 输出方程 无效状态转换情况 M 0时 M 1时 求驱动方程 逻辑图 2 方法二 使用表法 1 基本步骤 分析设计要求 建立原始状态图 确定触发器数目及类型 选择状态编码即进行状态分配 列使用方程 求驱动方程和输出方程 画逻辑图 检查能够自启动 例8试设计一个同步十进制减法计数器 解 分析要求 建立原始状态图 确定触发器数目及类型 选择状态编码 a 确定触发器数目和类型 取n 4 选用JK触发器 b 选择状态编码 四个触发器一共有十六种状态 用来表示S0 S十个状态 方案很多 现在我们选用最常用的8421编码 即取 排列顺序为Q4Q3Q2Q1 S0 0000 S1 0001 S2 0010 S3 0011 S4 0100 S5 0101 S6 0110 S7 0111 S8 1000 S9 1001 编码后的状态图 列使用表既有触发器的现态和次态以及计数器的输入和输出 还含有每一个触发器的驱动要求的表格称为使用表 根据状态图列出计数器的状态表 再根据状态表中规定的现态到次态的转换要求 确定每一个触发器的驱动要求 从而得到使用表 减法计数器的使用表 驱动方程和输出方程 由使用表可得到 根据其他驱动信号 输出信号与现态的逻辑关系 得到如下的卡诺图 J4的卡诺图K4的卡诺图 J3的卡诺图K3的卡诺图 J2的卡诺图K2的卡诺图 输出B的卡诺图 逻辑图 逻辑电路图如下 检查能否自启动利用逻辑分析的方法画出状态图 即可检查能否自启动 列使用表法优点 直观 方便缺点 比较繁琐 计数器较多时容易出错 4 4常用的集成时序逻辑电路4 4 1寄存器与移位寄存器1 寄存器寄存器是存储二进制数的时序逻辑电路组件 它具有接收和寄存 传递二进制数的功能 一个触发器有两种稳定状态 可以存放一位二进制数码 存放n位二进制数码需要n个触发器 为了使触发器能按照指令接收 存放 传送数码 有时需配备控制门电路 按功能分 基本寄存器和移位寄存器 4位集成寄存器74LSl75的逻辑电路图 74LS175的功能表 4 4 1寄存器与移位寄存器 2 移位寄存器移位寄存器不但可以寄存数据 而且在移位脉冲作用下 寄存器中的数据可以向左或向右移动1位 常用于二进制数的乘除运算 移位寄存器是数字系统和计算机中应用很广泛的基本逻辑部件 移位寄存器74LS194逻辑电路图其中DSL和DSR分别是左移和右移串行输入端 Q0和Q3分别是左移和右移时的串行输出端 M1 M0是控制信号输入端 1 M1M0 00时 各触发器的时钟端都为低电平 故各触发器的状态不变 为保持工作方式 74LS194有如下4种工作方式 2 当M1M0 01时 为右移工作方式 实现右移操作 DSR Q0 Q1 Q2 Q3 3 当M1M0 10时 为左移工作方式 实现左移操作 DSL Q3 Q2 Q1 Q0 4 当M1M0 11时 为置数工作方式 实现置数操作 D0 Q0 D1 Q1 D2 Q2 D3 Q3 例10用7LS4194构成环形计数器 下图是用74LS194构成的环形计数器的逻辑图和状态图 START到来时 执行置数操作 当START由1变0之后 进行右移操作 例11用74LS194构成扭环形计数器为了增加有效计数状态 扩大计数器的模 将上述接成右移寄存器的194的末级输出Q3反相后 接到串行输入端DSR 就构成了扭环形计数器 如下图所示 可见该电路有8个计数状态 为模8计数器 一般来说 N位移位寄存器可以组成模为2N的扭环形计数器 只需将末级输出反相后 接到串行输入端 4 4 2集成计数器 1 74LS161集成计数器 集成计数器具有体积小 功耗低 功能灵活的优点因此被广泛应用 74LS161是4位二进制加法计数器 其电路如图所示 清零端 置数控制端 预置数据输入端 计数使能端 进位输出端 1 0同步并行置数方式 ET EP 1计数方式 1 ET EP 0保持 74LS161的功能表 1 异步清零 当清零端为有效电平 RD 0 时 无论其他控制端 输入端为何状态 输出全为零 2 同步并行置数 当清零端为无效电平1 LD 0 有效 时 在CP的触发边沿到来时 将置数输入端预置的数直接送到输出端 3 计数 当各控制端全为无效电平RD LD EP ET 1时 电路对CP脉冲计数 4 保持 当RD LD 1 EP ET 0时 无论有无触发脉冲 电路都保持原状态不变 若ET 0 其他输出端保持原状态不变 进位输出端RCO ET QD QC QB QA 0 74LS161的时序图 74LS161的芯片模数M 16 但是利用其清零方式和置数方式可以实现模大于或小于16的任意进制计数器 例12利用清零方式 用74LS161构成九进制计数器 解 九 N 9 进制计数器有9个状态 而161在计数过程中有16 M 16 个状态 因此必须设法跳过M N 16 9 7个状态 主循环状态图如下 计数器从0000状态开始计数 当计到九个状态后 利用下一个状态1001 提供清零信号 迫使计数器回到0000状态 此后清零信号消失 计数器重新从0000状态开始计数 利用与非门将输出端QDQCQBQA 1001信号译码 产生清零信号 使计数器返回0000状态 逻辑电路图如下 例13利用74LS161的置数方式 设计九进制计数器电路 方法一 利用置数方式 舍掉计数序列最后几个状态 构成九进制计数器 逻辑电路图如下 逻辑电路图 主循环状态图 方法二 利用置数方式 舍掉计数序列最前几个状态 构成九进制计数器 主循环状态图如下 利用清零方式 用74161构成九进制计数器 例12 方法1 利用置数方式 舍掉计数序列最后几个状态 构成九进制计数器 利用置数方式 用74161构成九进制计数器 当计到1000时 与非门给置数控制端LD送一个置数信号 当第9个计数脉冲到来时将DCBA端的0000送至输出端 例13 方法2 利用置数方式 舍掉计数序列最前7个状态 构成九进制计数器 计数器从0111开始计数 计到1111时 进位输出端RCO输出信号给置数控制端LD 当第9个CP到来时 将DCBA端的0111直接送到输出端 开始新一轮循环 由上题可知 利用同步置数方式也可构成不足芯片模数M 本例为16 的N进制计数器 若置数控制信号由第N个输出状态 本例N 9 状态为1000 译码产生 置数输入为0000 则舍掉计数序列最后的M N个状态 构成N进制计数器 若置数控制信号由进位信号RCO译码产生 置数输入为计数序列第M N 1个状态 本例状态为0111 则舍掉计数序列最前M N个状态 本例为M N 16 9 7 构成N进制计数器 用74161组成8位二进制计数器 例14 两片74161通过级联方式扩展为8位二进制计数器 第2片只有在第一片计数到1111时 其进位输出端RCO 1 送到第二片的计数使能端ET EP 1 第二片允许计数 所以每当第一片计数到1111时 下一个CP使第二片作加1运算 2 74LS90集成计数器 74LS90是异步计数 逻辑图如下图所示 它包括两个基本部分 1 一个下降沿触发的JK触发器FFA 形成模2计数器 2 由三个下降沿JK触发器FFB FFC FFD组成的异步五进制 模5 计数器 FFA FFB FFC FFD S9 1 S9 2 1 异步清零 R0 1 R0 2 1 R9 1 R9 2 0 输出QDQCQBQA 0000 不受CP控制 因而是异步清零 2 异步置9 R0 1 R0 2 0 R9 1 R9 2 1 输出QDQCQBQA 1001 不受CP控制 因而是异步清零 S9 1 S9 2 3 计数 在R9 1 R9 2 0和R0 1 R0 2 0同时满足的前提下 可在计数脉冲负跳沿作用下实现加计数 电路有两个计数脉冲输入端CPA和CPB 若在CPA端输入计数脉冲CP 则输出端QA实现二进制计数 若在CPB端输入脉冲CP 则输出端QDQCQB实现异步五进制计数 若在CPA端输入计数脉冲CP 同时将CPB端与QA相接 则输出端QDQCQBQA实现异步8421码十进制计数 例15用74LS90组成六进制计数器 由于题意要求是六进制计数器 因而先将74LS90连接成十进制计数器 再利用异步清零功能去掉4个计数状态 即可实现六进制计数器 逻辑电路图 例15 用74LS90组成六进制计数器 当状态0110 6 出现时 将Q2 1 Q1 1送到复位端R01和R02 使计数器立即清零 状态0110仅瞬间存在 74LS90为异步清零的计数器 用反馈置 0 方法 先将74LS90连接成十进制计数器 再利用异步清零功能去掉4个计数状态 即可实现六进制计数器 六进制计数器 S92 S91 QD QA QC QB R01 R02 C1 C0 计数脉冲 计数器清零 当出现0110 6 时 应立即使计数器清零 重新开始新一轮计数 例19用74LS90组成六十进制计数器 解 由于74LS90最大的M 10 而实际要求N 60 M 所以要用2片74LS90 一片接成十进制 个位 输出为QDQCQBQA 另一片接成六进制 十位 输出为QCQBQA 计数脉冲接片1的CPA端 片2的CPA接片1的QD端 逻辑电路如下图 90组成六十进制计数器的逻辑电路图 7448 7448 分析下图所示电路是几进制计数器 4 4 3顺序脉冲发生器 顺序脉冲发生器也称节拍脉冲发生器 它能够产生一组在时间上有先后顺序的脉冲 用这组脉冲可以使控制器形成所需的各种控制信号 以便控制机器按照事先规定的顺序进行一系列操作 顺序脉冲发生器通常由计数器与译码电路构成 顺序脉冲 作为时间基准的计数脉冲由计数器的输入端送入 译码器即将计数器的状态译成输出端上的顺序脉冲 使输出端出现顺序脉冲 环形计数器输出就是顺序脉冲 4 4 3顺序脉冲发生器 用集成计数器74LS161和74LS138构成8输出的顺序脉冲发生器 D A B C ET QD CP EP CP QA QB QC 74LS161 C A B G1 计数器 74LS138 译码器 8输出的顺序脉冲发生器的时序图 4 4 4序列信号发生器 序列信号是把一组0 1数码按一定规则顺序排列的串行信号 可以做同步信号 地址码 数据等 也可以做控制信号 序列信号发生器通常由计数器与数据选择器构成 用集成计数器74LS161和74LS151构成序列信号发生器 D A B C ET QD CP EP CP QA QB QC 74LS161 A2 A0 A1 计数器 74LS151 数据选择器 4 4 4序列信号发生器 例 设计产生序列信号1101000101 1101000101 的计数型序列信号发生器电路 要求用74161和8选1数据选择器实现 解 先用74161反馈置数法设计M10计数器 令计数器每一个状态与一位序列信号相对应 1 1 0 1 0 0 0 1 0 1 画出实现F的卡诺图 1 1 1 1 1 0 0 0 0 0 X X X X X X 变量数大于地址数要进行降维 Q0作记图变量 X X X 1 0 将降维卡诺图与8选1数据选择器卡诺图相比较得出 D0 D3 1 D5 0 D4 D6 D7 Q0 令 Q3Q2Q1 A3A2A1 计数器在0110 1111之间循环计数 F循环输出1101000101序列信号 0 0110 1 F 最后画出逻辑电路图 D0 D3 1 D5 0 D4 D6 D7 Q0 令 Q3Q2Q1 A3A2A1 先用74161反馈置数法设计M10计数器 例 设计 F1 110101 110101 F2 010110 010110 两组序列信号 要求用7490 8421BCD计数 及3 8译码器和必要的门电路实现 解 先用7490设计一个M6计数器 采用反馈置0法 令计数器每一个状态与一位序列信号相对应 由于3 8译码器是最小项译码器所以要写出F1 F2最小项之和表达式 Q2Q1Q0 000 001 010 011 100 101 110 F1 F2 0 1 0 1 1 0 1 1 1 0 0 1 用与非门实现 F1 F2 G1 1 时序逻辑电路的分析和设计 3 计数器的分析和设计触发器集成器件 本章小结 2 计数器的分析和设计 1数字逻辑基础 三种基本逻辑运算 与 或 非常用复合逻辑运算 与非 或非 异或 同或 逻辑代数的基本运算规则代入规则对偶规则 与 或 1 0 得到一个对偶式 反演规则 与 或 原变量 反变量 1 0 得到一个反演式 即反函数 逻辑函数的表示方法 真值表 卡诺图 逻辑表达式 逻辑图 波形图 公式法化简 并项法 吸收法 消去法 配项法 交换律 结合律 分配