可编程逻辑实验报告实验2用文本输入法设计门电路.doc

西安邮电学院可编程逻辑实验报告系 别通信系学 号Xxxxxxxx成 绩实验日期 2009-12-6班 级通工0702姓 名高原教师签字 实验名称二、用文本输入法设计门电路一：实验目的1通过各种常见门电路的现实，进一步熟悉CPLD开发的全过程。2认识各种各种常见门电路，并掌握它们的逻辑功能。3能够通过CPLD的开发实现具有门电路功能的数字电路。二：实验所用仪表及主要器材计算机，MAX+PLUSII软件三：实验原理简述（原程序、真值表、原理图）常见逻辑门的认知a与门源程序：Library ieee;Use ieee.std_logic_1164.all;Entity e2_1_and isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of e2_1_and isBegin Y=a and b ;End;逻辑表达式：y=a&b真值表：aby000010100111b.或门源程序：Library ieee;Use ieee.std_logic_1164.all;Entity e2_2_or isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of e2_2_or isBegin Y=a or b ;End;逻辑表达式：y=a+b真值表：aby000011101111c.与非门源程序：Library ieee;Use ieee.std_logic_1164.all;Entity e2_3_nand isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of e2_3_nand isBegin Y=a nand b;End;逻辑表达式：y=/(a&b)真值表：aby001011101110d.或非门源程序：Library ieee;Use ieee.std_logic_1164.all;Entity e2_4_nor isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of e2_4_nor isBegin Y=a nor b ;End;逻辑表达式：y=/(a+b)真值表：aby001010100110e.异或门源程序：Library ieee;Use ieee.std_logic_1164.all;Entity e2_5_xor isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of e2_5_xor isBegin Y=a xor b ;End;逻辑表达式：y= a xor b真值表：aby000011101110f.同或门源程序：Library ieee;Use ieee.std_logic_1164.all;Entity e2_6_xnor isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of e2_6_xnor isBegin Y=a xnor b ;End;逻辑表达式：y=a nxor b真值表：aby001010100111四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）a.（与门）波形图b.（或门）波形图c.（与非门）波形图d.（或非门）波形图e.（异或门）波形图f.（同或门）波形图五：实验心得 通过本次实验，我进一步熟悉了Max + PLUS II 软件的使用，并学会了一些基本的VHDL语法知识，并利用VHDL对基本门电路进行描述和仿真。 本次实验中遇到的问题主要为仿真中出现的延迟，开始无法理解这种延迟存在的意义，后来经过查询相关资料知道，该延迟的存在