武汉大学数电仿真实验报告(终极版).doc

数字电子技术仿真数字电子技术仿真 班级 班级 11 级级 10 班班 姓名 朱姓名 朱 江江 学号 学号 2011302540323 1 实验一实验一 组合逻辑电路设计与分析组合逻辑电路设计与分析 一 实验目的一 实验目的 1 掌握组合逻辑电路的特点 2 利用逻辑转换仪对组合逻辑电路进行分析与设计 二 实验原理二 实验原理 组合逻辑电路是一种重要的 也是基本的数字逻辑电路 其特点是 任意时刻电路的输 出仅取决于同一时刻输入信号的取值组合 对于给定的逻辑电路图 我们可以先由此推导出逻辑表达式 化简后 由所得最简表达 式列出真值表 在此基础上分析确定电路的功能 这也即是逻辑电路的分析过程 三 实验电路及步骤三 实验电路及步骤 1 利用逻辑转换仪对已知逻辑电路进行分析 1 按图 1 1 连接电路 XLC1 A B U1A 74LS136D U2A 74LS136D U3A 74LS04D U4A 74LS04D U5B 74LS04D U6C 74LS136D 图 1 1 待分析的逻辑电路 2 通过逻辑转换仪 得到下图 1 2 所示结果 由图可看到 所得表达式为 输出为 Y D ABCDCD ABC AB DC BCD AB A DBC A CDB D A C B A Y 2 图 1 5 经分析得到的真值表和表达式 3 分析电路 观察真值表 我们发现 当输入变量 A B C D 中 1 的个数为奇数时 输出为 0 当其为偶数时 输出为 1 因此 可以判断出 该电路为偶校验电路 2 根据要求 利用逻辑转换仪进行逻辑电路的设计 问题提出 有一火灾报警系统 设有烟感 温感和紫外线三种类型不同的火灾推测器 为 了防止误报警 只有当其中有两种或两种以上的探测器发出火灾探测信号时 报警系统才 会产生报警控制信号 试设计报警控制信号的电路 具体步骤如下 1 分析问题 探测器发出的火灾探测信号有两种情况 一是有火灾报警 可用 1 表 示 一是没有火灾报警 可用 0 来表示 当有两种或两种以上报警器发出报警时 我 们定义此时确有警报情况 用 1 表示 其余以 0 表示 由此 借助于逻辑转换仪面 板 可绘出如图 1 3 所示真值表 图 1 3 经分析得到的真值表 3 2 单击按钮 即由真值表导得简化表达式 如图 1 4 图 1 4 经分析得到的表达式 AC AB BC 3 在上述步骤的基础上 再单击按钮 即由表达式得到了逻辑电路 如 图 1 5 ABC 44 45 46 47 48 49 50 图 1 5 生成的报警控制信号电路 4 此时 有了逻辑电路图 我们还可再返回分析 自然是符合要求的 四 思考题四 思考题 1 设计一个 4 人表决器 即如果 3 人或 3 人以上同意 则通过 反之 则被否决 用与 非门实现 根据分析得到真值表如图 1 6 并得到表达式 4 图 1 6 经分析得到的真值表和表达式 生成的信号电路为下图 1 7 ABCD 8 9 10 11 12 13 1415 16 17 18 1920 21 22 23 2425 26 27 图 1 7 生成的 4 人表决器电路 2 利用逻辑转换仪对图 1 8 所示逻辑电路进行分析 U1A 74LS04D U1B 74LS04D U1C 74LS04D U2A 74LS00D U2B 74LS00D U3B 74LS10D U3A 74LS10D 图 1 8 待分析的逻辑电路 5 得到电路如图 1 9 U1A 74LS04D U1B 74LS04D U1C 74LS04D U2A 74LS00D U2B 74LS00D U3B 74LS10D U3A 74LS10D XLC1 A B 图 1 9 得到真值表和表达式如图 1 10 图 1 10 经分析得到的真值表和表达式 6 实验二实验二 编码器 译码器电路仿真实验编码器 译码器电路仿真实验 一 实验目的一 实验目的 1 掌握编码器 译码器的工作原理 2 掌握编码器 译码器的常见应用 二 实验原理二 实验原理 所谓编码 是指在选定的一系列二进制数码中 赋予每个二进制数码以某一固定含意 来表示一个数 或是一条指令等信息 能完成编码功能的电路统称为编码器 译码即是编码的逆过程 即将输入的每个二进制代码赋予的含意 翻译 过来 给出相 应的输出信号 能完成译码功能的电路统称为译码器 三 实验电路及步骤三 实验电路及步骤 1 8 3 线优先编码器具体电路如图 2 2 所示 1 按图 2 2 所示电路连好线路 利用 9 个单刀双掷开关 J0 J8 切换 8 位信号输入端和选通输入端 E1 输入的高 低电平状态 利用 5 个探测器 x1 x5 观察 3 位信号输出端 选通输出端 优先标志 端输出信号的高低电平状态 探测器亮表示输出高电平 1 灭表示输出低电平 0 U1 74LS148D A0 9 A1 7 A2 6 GS 14 D3 13 D4 1 D5 2 D2 12 D1 11 D0 10 D7 4 D6 3 EI 5 EO 15 J1 Key 0 J2 Key 1 J3 Key 2 J4 Key 3 J5 Key 4 J6 Key 5 J7 Key 6 J8 Key 7 J9 Key Space VDD 5V A1 5 V A2 5 V GS 5 V A0 5 V E0 5 V GND 图 2 2 8 3 线有限编码器仿真电路 2 切换 9 个单刀 J1 J8 进行仿真实验 将结果填入表 2 1 中 其中 输入端中的 1 表示接高电平 0 表示接低电平 表示接高 低电平均 可 输出端中的 1 表示探测器灯亮 0 表示探测器灯灭 该编码器输入 输出均是低 电平有效 7 表 8 3 线优先译码器真值表 输入端输出端 EIY7Y6Y5Y4Y3Y2Y1Y0A2A1A0GSEO 1 11111 01111111111110 01111111011101 01111110 11001 0111110 10101 011110 10001 01110 01101 0110 01001 010 00101 00 00001 2 3 8 线译码器实验步骤 1 按图 2 3 所示电路进行接线 利用 3 个单刀双掷开关 J1 J3 切换二路输入端输入的高低电平状态 利用 8 个探 测器 x0 x7 观察 8 路输出端以信号的高低电平状态 探测器亮表示输出高电平 1 灭表示输出低电平 0 使能端 G1 接高电平 G2A 接低电平 G2B 接低电平 VCC 5V R1 1k R2 1k R3 1k J1 Key A J2 Key B J3 Key C U1 74LS138D Y0 15 Y1 14 Y2 13 Y3 12 Y4 11 Y5 10 Y6 9 Y7 7 A 1 B 2 C 3 G1 6 G2A 4 G2B 5 X1 4 5 V X2 4 5 V X3 4 5 V X4 4 5 V X5 4 5 V X6 4 5 V X7 4 5 V X8 4 5 V 图 2 3 3 08 线译码器仿真电路 2 切换 3 个单刀双掷开关 A0 A2 进行仿真实验 得到表 2 2 所示结果 其中 输入端中的 1 表示接高电平 0 表示接低电平 表示接高 低电平均 可 输出端中的 1 表示探测器灯亮 0 表示探测器灯灭 该译码器输入为高电平有效 输出为低电平有效 8 表 2 2 3 8 线译码器真值表 输入端输出端 G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7 10000001111111 10000110111111 10001011011111 10001111101111 10010011110111 10010111111011 10011011111101 10011111111110 四 思考题四 思考题 1 利用两 8 3 线优先编码器 74LS148D 设计 16 4 线优先编码电路 然后仿真 16 4 线 优先编码的逻辑功能 U1 74LS148D A0 9 A1 7 A2 6 GS 14 D3 13 D4 1 D5 2 D2 12 D1 11 D0 10 D7 4 D6 3 EI 5 EO 15 U2 74LS148D A0 9 A1 7 A2 6 GS 14 D3 13 D4 1 D5 2 D2 12 D1 11 D0 10 D7 4 D6 3 EI 5 EO 15 J1 Key A J2 Key B J3 Key C J4 Key D J5 Key E J6 Key F J7 Key G J8 Key H J9 Key I J10 Key J J11 Key K J12 Key L J13 Key M J14 Key N J15 Key O J16 Key P VDD 5V GND J17 Key Q X1 5 V X2 5 V X3 5 V X4 5 V X5 5 V U3A 74LS00D U3B 74LS00D U3C 74LS00D U3D 74LS00D X6 5 V 图 2 3 16 4 线优先编码仿真电路 9 表 2 3 16 4 线优先编码器真值表 输入端输出端 E1 2 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y 8 Y 9 Y1 0 Y1 1 Y1 2 Y1 3 Y1 4 Y1 5 X 3 X 2 X 1 X 0 G S 1XXXXXXXXXXXXXXXXX1111 0111111111111111111111 0011111111111111111110 0101111111111111111100 0110111111111111111010 0111011111111111111000 0111101111111111110110 0111110111111111110100 0111111011111111110010 0111111101111111110000 0111111110111111101110 0111111111011111101100 0111111111101111101010 0111111111110111101000 0111111111111011100110 0111111111111101100100 0111111111111110100010 0111111111111111000000 10 实验三实验三 竞争冒险电路仿真实验实验竞争冒险电路仿真实验实验 一 实验目的一 实验目的 1 掌握组合逻辑电路产生竞争冒险的原因 2 学会判断竞争冒险是否可能存在的方法 3 了解常用消除竞争冒险的方法 二 实验原理二 实验原理 当一个逻辑门的两个输入端的信号同时向相反的方向变化 而变化的时间有差异的现象 称为竞争 在组合逻辑电路中 门电路存在有传输延时时间和信号状态变化的速度不一致 等原因 因而导致信号的变化出现快慢的差异 由竞争而可能产生输出干扰脉冲的现象 称为冒险 所以 有竞争不一定有冒险 但有冒险就一定有竞争 利用卡诺图可以判断组合逻辑电路是否可能存在竞争冒险现象 先作出对应逻辑电路的 卡诺图 若卡诺图中填 1 的小格子所形成的卡诺图中有两个相邻的圈相切 则该电路存 在竞争冒险的可能性 显然 由竞争进而导致冒险的出现是我们所不希望看到的 因为冒险会产生输出的错误 动作 所以 必须杜绝竞争冒险现象的产生 常用的消除竞争冒险的方法有下面四种 加 取样脉冲 修改逻辑设计 增加冗余项 在输出端接滤波电容 加封锁脉冲等 三 实验电路及步骤三 实验电路及步骤 1 0 型冒险电路仿真 1 按图 3 1 所示连接电路 U1A 74LS32D U2A 74LS05D V1 1kHz 5 V XSC1 A B Ext Trig 图 3 1 0 型冒险电路 2 记录仿真结果如下图 3 2 所示 11 图 3 2 图 3 1 的输入输出波形 3 从示波器上的输出波形 我们可以看到 在输入脉冲源的每一个下降沿处 输出都有 一个尖脉冲 现分析其原因 该电路的逻辑功能为 Y A A 1 这也是从逻辑功能上来判断 但是 实际中的 A 是输入通过一个非门后实现的 而每一个实际的逻辑门在传输时都会存 在一定的延时 所以 当 A 由 1 变为 0 时 A 由于变化滞后而仍保持一小段时间的 0 这样在这一小段时间里 输出出现了一个不应当出现的 0 即低电平 负窄脉冲 这也即是我们所说的 0 型冒险 4 消除方法 从理论上分析 此电路输出应恒为 1 故而可用增加冗余项的方法来改进电路 即 Y A A 1 应该来说 本实验电路只是为了说明问题用的 实际中的电路往往比这要复杂 一些 其冗余项可用其它变量平组合 而不是像本方法一样直接添 1 12 2 1 型冒险电路仿真实验 1 按图 3 3 所示连接电路 V1 1kHz 5 V XSC1 A B Ext Trig U1A 74LS08D U2A 74LS04D 图 3 3 1 型冒险电路 2 进行实验仿真 并记录结果如图 3 4 所示 图 3 4 图 3 3 电路的输入输出波形图 3 从图 3 4 中示波器上的输出波形 我们可以看到 在输入脉冲源的每一个上升沿处 输出都有一个尖脉冲 现分析其原因如下 该电路的逻辑功能可表示为 Y A A 0 这也 只是从逻辑功能上来判断 但是 实际中的 A 是输入通过一个非门后实现的 而每一个实 际的逻辑门在传输时都会存在一定的延时 所以 当 A 由 0 变为 1 时 A 由于变化 13 滞后而仍保持一小段时间的 1 这样在这一小段时间里 输出出现了一个不应当出现的 1 即高电平 正窄脉冲 此亦常说的 1 型冒险 4 消除方法 和实验 1 中方法相似 因为从理论上分析 该电路的输出应当恒为 0 故而可增加一 相与相 以改进电路 即 Y A A 0 应该来说 这个电路也只是为了说明 1 型冒险 而设计的 实际中不会只有一个变量 因而相与项可用其余的变量来组合完成 同样不会 让一个输出结果和 0 相与 3 多输入信号同时变化时产生的冒险电路仿真实验 多输入信号同时变化时产生的冒险电路仿真实验 1 按下图 3 5 所示连接电路 V1 1MHz 5 V XSC1 A B Ext Trig U1A 74LS04D U2B 74LS09D U3C 74LS09D U4B 74LS32D GND VDD 5V 图 3 5 多输入信号同时变化时的冒险电路 2 由上图可知 Y AB A C A B C A BC ABC ABC 由此作其卡诺图如下图 3 6 所示 由卡诺图上两个圈可以看出 二者是相切的 所以 该电路存在竞争冒险的的可能性 运 行仿真 得到如图 3 7 所示的输入 输出波形 3 该逻辑电路的输出逻辑表达式为 Y AB A C 显然 当 B C 1 时 输出即变为了 Y A A 这正是我们前面 讨论的 0 型冒险电路 这是从理论上分析的 实验 的结果也说明了这个问题 在输入脉冲的每一个下降 沿处 输出均有一个负的窄脉冲 这也正与分实验 1 中所得的输出结果是一致的 14 图 3 7 图 3 5 所示电路的输处波形 4 消除冒险的方法 为了消除竞争冒险现象 可采用修改逻辑设计 增加冗余项 BC 的方法 使原逻辑表达式 Y AB A C 变为 Y AB A C BC 修改后的表达式并不改变原表达式的逻辑功能 5 采用修改后的逻辑电路图如图 3 8 所示 V1 1kHz 5 V GNDVDD 5V U1A 74LS32D U1B 74LS32D U2A 74LS04D U3A 74LS09D U3B 74LS09D U3C 74LS09D XSC1 A B Ext Trig 图 3 8 多输入信号同时变化时冒险消除电路 再进行仿真 并记录仿真结果如图 3 9 所示 由图可以看出 修改后的电路确实消除了 冒险竞争现象 15 图 3 9 图 3 8 电路的输出波形 四 思考题四 思考题 如图 3 10 所示电路是否存在竞争冒险现象 若存在则如何消除 U1A 74LS04D U2A 74LS02D U2B 74LS02D U2C 74LS02D V1 1kHz 5 V GND XSC1 A B Ext Trig 图 3 10 思考题电路 16 图 3 11 思考题仿真结果 消除冒险后电路如下 V1 1kHz 5 V GNDVDD 5V U1A 74LS32D U1B 74LS32D U2A 74LS04D U3A 74LS09D U3B 74LS09D U3C 74LS09D XSC1 A B Ext Trig 仿真结果为 17 实验四实验四 触发器电路仿真实验触发器电路仿真实验 一 实验目的一 实验目的 1 掌握边沿触发器的逻辑功能 2 掌握不同边沿触发器逻辑功能之间的相互转换 二 实验原理二 实验原理 触发器是构成时序电路的基本逻辑元件 具有记忆 存储二进制信息的功能 从逻辑 功能上将触发器分为 RS JK D T T 等几种类型 对于逻辑功能的描述有真值表 波形 图 特征方程等几种方法 功能不同的触发器之间可以相互转换 边沿触发器是指在 CP 上 升沿或下降沿到来时接受此刻的输入信号 进行状态转换 而其他时刻输入信号状态的变 化对其没有影响的电路 集成触发器通常具有异步置位 复位的功能 三 实验电路及步骤三 实验电路及步骤 1 D 触发器仿真电路实验 1 按图 4 1 所示连接电路 XSC1 A B Ext Trig VDD 5V J1 Key A J2 Key B J3 Key C J4 Key Space U1A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 V1 500 Hz 5 V X1 5 V 图 4 1 D 触发器仿真电路 2 进行住址电路实验 利用开关来改变 1PR 1D 1CLR 1CLK 的状态 观察输出端 1Q 的变化 交结果填入表 4 1 中 利用开关改变各个输入端状态 观察输出端的变化 将结果填入下表中 并验证结果 输入端现态次态 CP CLR PRDQnQn 1 X00X0不确定 X01X不确定0 X10X不确定1 111001 111110 18 表 4 1 D 触发器实验真值表 2 JK 触发器仿真电路实验 1 按图 4 2 所示连接电路 J1 Key A J2 Key B J3 Key C J4 Key D J5 Key Space V1 1kHz 5 V VDD 5V U1A 74LS112D 1Q 5 1Q 6 1PR 4 1K 2 1CLR 15 1J 3 1CLK 1 X1 5 V XSC1 A B Ext Trig 图 4 2 2 进行仿真实验 利用开关来改变 1PR 1J 1K 1CLR 1CLK 的状态 观察输出端 1Q 的变化 结果填入表 4 2 中 输入端现态次态 CP CLR PRJKQnQn 1 X00XX 不确定 X01XX不确定0 X10XX不确定1 1110000 1110011 1110110 1110100 1111011 1111001 1111110 1111101 19 四 思考题四 思考题 1 将 JK 触发器转换成 T 触发器 电路如下 J1 Key A J3 Key C U1A 74LS74D 1D 2 1Q 5 1Q 6 1CLR 1 1CLK 3 1PR 4 1 3 J4 Key Space V1 500 Hz 5 V VDD 5V 4 5 XSC1 ABCD G T 6 X1 2 5 V 0 VDD 2 图 4 3 JK 触发器转换成 T 触发器 2 将 D 触发器转换成 T 触发器 U1A 74LS112D 1Q 5 1Q 6 1PR 4 1K 2 1CLR 15 1J 3 1CLK 1 J1 Key Space J4 Key Space J5 Key Space VDD 5V V1 1kHz 5 V XSC1 ABCD G T 1 2 3 6 7 X1 2 5 V 0 VDD 图 4 4 D 触发器转换成 T 触发器 20 实验五实验五 计数器电路仿真实验计数器电路仿真实验 一 实验目的一 实验目的 1 了解计数器的日常应用和分类 2 熟悉集成计数器逻辑功能和其各自控制端作用 3 掌握计数器的使用方法 二 实验原理二 实验原理 所谓计数是指 统计输入脉冲个数的过程 能够完成计数工作的电路称作为计数器 计 数器的基本功能是统计输入脉冲的个数 实现计数的操作 此外也可用于分频 定时 产 生节拍脉冲等 根据计数脉冲引入方式的不同 可将计数器分为同步计数器呼异步计数器 根据计数过程中计数变化趋势 其有加计数器 减计数器 可逆计数器之分 而根据计数 器中计数长度的不同 其又有二进制计数器和非二进制计数器之分 二进制计数器是构成其他各种计数器的基础 按照计数器中计数值的编码方式 用 n 表 示二进制代码 N 表示状态位 满足 N 2 n 的计数器称作二进制计数器 74LS161 是常见 的二进制加法同步计数器 74LS191 是常见的二进制加 减计数器 对于非二进制计数器 其计数的长度为 N 则就称其为 N 进制计数器 74LS62 是常见的十进制加法同步计数器 74LS192 是常见的双时钟同步十进制加 减计数器 各计数器的功能见后面具体的实验 三 实验电路和步骤三 实验电路和步骤 1 由 74LS161D 构成的二进制加法同步计数器仿真实验步骤 1 按图 5 1 所示连接电路 VCC 5V U1 74LS161D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 GND V1 1kHz 5 V J1 Key A J2 Key B J3 Key C J4 Key D U2 DCD HEX X1 2 5 V XLA1 CQT 1 F Bus Bus Ln1 Ln2 Ln3 Ln4 Ln1 Ln2 Ln3 Ln4 Bus Ln4 Ln3 Ln2 Ln1 图 5 1 74LS161D 构成的二进制加法同步计数器 21 2 该电路采用总线方式进行连接 利用 J1 J2 J3 J4 四个单刀双掷开关进行切换 同时观察数码管 U2 的输出信号 实验 表明 当 LOAD 端和 CLR 端为高电平时 数码管依次显示 0 9 A F 观察探测器 X1 发现当该计数器记满时 探测器 X1 亮 表明进位输出端有进位且高电平有效 2 74LS191D 构成的二进制加 减同步计数器实验步骤 1 按图 5 3 连接电路如下 J1 Key A J2 Key B J3 Key C VCC 5V GND U2 DCD HEX XLA1 CQT 1 F U1 74LS191D A 15 B 1 C 10 D 9 U D 5 QA 3 QB 2 QC 6 QD 7 CTEN 4 LOAD 11 RCO 13 MAX MIN 12 CLK 14 V1 1kHz 5 V X1 2 5 V X2 2 5 V 图 5 3 74LS161D 构成的二进制加法同步计数器 2 利用三个单刀双掷开关切换 同时观察数码管 U1 的输出信号 结果与其逻辑功能是 一致的 当计数器计满 U1 显示 F 时 探测器 X1 灭 表示有进位信号产生 且该信 号是低电平有效的 当数码管的显示由 F 计到 0 时 探测器 X2 亮 表明计数发生最 大与最小的变换且高电平有效 22 3 逻辑分析仪观察的结果如下图 5 4 所示 应该来说 其变化趋势是与数码管的显示保 持一致的 若改变时钟信号的幅度和频率 其引起的变化与上个实验是一致的 图 5 4 图 5 3 所得结果 四 思考题四 思考题 1 模仿 74LS161D 构成的二进制加计数器 设计由 74LS162D 构成的十进制加计数器 并且验证实际结果是否与理论值相吻合 解 设计电路如下 U1 74LS162D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 VCC 5V GND V1 100 Hz 5 V 1 GND U2 DCD HEX U3A 74LS00D 6 XLA1 CQT 1 F 5 4 3 2 VCC 图 5 5 由 74LS162D 构成的十进制加计数器 23 图 5 6 分析结果 2 模仿 74LS191D 构成的二进制加 减计数器 设计由 74LS192D 构成的二进制加 减计 数器 并且验证实际结果是否与理论值相吻合 U1 74LS192D A 15 B 1 C 10 D 9 UP 5 QA 3 QB 2 QC 6 QD 7 DOWN 4 LOAD 11 BO 13 CO 12 CLR 14 XLA1 CQT 1 F J1 Key Space J2 Key Space J3 Key Space VDD 5V GND GND V1 1kHz 5 V GND U2 DCD HEX 43 21 7 8 9 GND VDD 10 11 5 6 图 5 7 由 74LS192D 构成的二进制加 减计数器 24 图 5 8 分析结果 25 实验六实验六 任意任意 N 进制计数器电路仿真实验进制计数器电路仿真实验 一 实验目的一 实验目的 1 学会分析任意 N 进制计数器 2 灵活应用构成任意 N 进制计数器的三种方法 二 实验原理二 实验原理 集成芯片的计数器大多都是二进制 十进制的 为构成我们所需要的其它进制的计数器 常用到三种方法 简单连接法 反馈清零法 反馈置数法 简单连接法即是将两个计数器的首尾相连 以构成一个新的计数器 其中新的计数器的模 为两个计数器模的乘积 反馈清零法是指 利用计数器的清零端 当计数计到 M 个脉冲时 将其输出信号通过另外 一部分电路反馈到清零端 从而使计数器回到初始状态 完成了一个循环 值得注意的是 对于同步清零与异步清零在设计上是有差别的 反馈置数法与反馈清零法道理相似 不同之处即是需将反馈信号引至置数端 三 实验电路及步骤三 实验电路及步骤 1 简单连接法构成模为 100 的计数器实验步骤 1 按图 6 1 所示连接线路 所用芯片为两片 74LD162D U3 74LS162N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 XLA1 CQT 1 F BUS BUS1 1 BUS2 2 BUS3 3 BUS4 4 BUS5 5 BUS6 6 BUS7 7 BUS8 8 VDD 5V GND V1 1kHz 5 V U1 74LS162N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 X1 2 5 V U2 DCD HEX U4 DCD HEX BUS BUS BUS BUS BUS5 5 BUS6 6 BUS7 7 BUS8 8 BUS1 1 BUS2 2 BUS3 3 BUS4 4 BUS8 8 BUS7 7 BUS6 6 BUS5 5 BUS4 4 BUS3 3 BUS2 2 BUS1 1 图 6 1 简单连接法构成模为 100 的计数器 2 观察探测器 可以发现 当 U2 计数器计满即 U4 显示为 9 时 探测器亮 这与实 验五中思考题的结论是一致的 表明输出端此时有进位信号且其为高电平有效 26 3 两个数码显示管循环显示 00 99 共 100 个数字 是一个 100 进制计数器 2 反馈清零法构成八进制计数器 1 按图 6 2 所示连接电路 所用芯片为一片 74LS161D 2 观察数码管的显示 发现显示的数字在 0 7 之间循环 且在 7 之后会有一个短暂 的 8 出现 VDD 5V GND V1 500 Hz 5 V U2A 74LS05N U3 74LS161D QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U4 DCD HEX 图 6 2 清零端复位法构成的八进制计数器 27 3 反馈置数法构成八进制计数器 1 按图 6 3 所示连接电路 所用芯片为一片 74LS161D U1 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 V1 100 Hz 5 V VDD 5V GND U2 DCD HEX U3A 74LS12N 图 6 3 置入控制端的置位法构成的八进制计数器 四 思考题四 思考题 1 如何利用简单连接法将两个二进制加法计数器 74LS161D 构成一个模是 256 的计数 器 U1 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U2 DCD HEX U3 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 V1 1kHz 5 V VDD 5V GND U4 DCD HEX 图 6 5 简单连接法设计模是 256 的计数器 28 2 如何利用最高位与下级时钟相连将两个二进制加法计数器 74LS161D 构成一个模 100 的计数器 U1 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 U2 DCD HEX U3 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 V1 1kHz 5 V VDD 5V GND U4 DCD HEX U5A 74LS00N U6A 74LS20N 图 6 6 模 100 的计数器 3 如何利用清零端复位法将二进制加法计数器 74LS161D 和一些辅助门电路构成一个 模为 5 的计数器 U1 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 V1 50 Hz 5 V VDD 5V GND U4 DCD HEX U5A 74LS00N 29 图 6 7 清零端复位法设计模为 5 的计数器 4 如何利用置入控制端的置位法将二进制加法计数器 74LS161D 和一些辅助门电路构 成一个模为 6 的计数器 电路图 U1 74LS161N QA 14 QB 13 QC 12 QD 11 RCO 15 A 3 B 4 C 5 D 6 ENP 7 ENT 10 LOAD 9 CLR 1 CLK 2 V1 50 Hz 5 V VDD 5V GND U4 DCD HEX U5A 7