移位寄存器的VHDL设计.doc

。洛阳理工学院实验报告系部 计算机与信息工程系班级学号姓名 课程名称PLD原理与应用实验日期2012.10.31实验名称实验三 移位寄存器的VHDL设计成绩实验目的：1、建立一个移位模式可控的8位移位寄存器。2、练习建立工程、文件、实体、结构体的建立，编译、修改、仿真。实验条件：装有QUARTUS软件的电脑实验内容与步骤：一、实验内容：建立一个移位模式可控的8位移位寄存器，是用CASE语句设计的并行输入输出移位寄存器。利用进程的顺序语句构成了时序电路，同时又利用了信号赋值的并行特点实现了移位。 二、实验步骤：一个移位模式可控的8位移位寄存器的编译与仿真：1：建立工作苦文件夹和编译设计文件。（1） 新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名shift。（2） 输入源程序。打开QUARTUS，选择File-New命令。在新建窗口中的Design File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译窗口输入移位寄存器的程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHIFT ISPORT(CLK,CO:IN STD_LOGIC; MD:IN STD_LOGIC_VECTOR(2 DOWNTO 0); D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CN:OUT STD_LOGIC);END ENTITY;ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY:STD_LOGIC;BEGINPROCESS(CLK,MD,CO)BEGINIF CLKEVENT AND CLK=1 THENCASE MD ISWHEN 001 =REG(0)=CO;REG(7 DOWNTO 1)=REG(6 DOWNTO 0); CYREG(0)=REG(7);REG(7 DOWNTO 1)REG(7)=REG(0);REG(6 DOWNTO 0)REG(7)=CO;REG(6 DOWNTO 0)=REG(7 DOWNTO 1); CYREG(7 DOWNTO 0)REG=REG; CY=CY;END CASE;END IF;END PROCESS;QB(7 DOWNTO 0)=REG(7 DOWNTO 0); CN=CY;END BEHAV; (3) 文件存盘。选择FileSave as命令，找到已经建立的文件夹mux21a，存盘文件名应该与实体名一致，即mux21a.vhd。当出现问句“Do you want to creat”单击“是”按钮。2：创建工程。（1） 建立新工程管理窗口。单击对话框第二栏右侧“”按钮，找到文件夹d：workmux21a,选中已存盘文件shift.vhd，再单击“打开”按钮。（2） 将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮将与工程相关的所有VHDL文件都加入此工程。（3） 选择目标芯片。单击Next按钮，选择目标器件。（4） 工具设置。（5） 结束设置。3：全程编译。 编译前首先选择ProcessingStart Complilation命令，启动全程编译。4：时序仿真。 工程编译通过后（1） 打开波形编辑器。选择FileNew命令，在新建窗口选择Vector Waveform File选项，单击OK按钮。（2） 设置仿真时间区域。（3） 波形文件存盘。选择FileSave As，将以默认名为mux21a.vwf的波形文件存入文件夹dworkmux21a中。（4） 将工程shift的端口信号节点选入波形编辑器中。（5） 编辑输入波形。（6） 启动仿真器。现在所有的设置进行完毕，选择ProcessingStart Simulation命令，直到出现Simulation was successful,仿真结束。（7） 观察仿真结果。如下图： 实验总结： 通过本次试验，熟练QUARTUS开发环境，熟练建立工程、文件、实体、结构体的建立，编译、修改、仿真。由于文件名保存的不正确，我保存成了全数字的文件名，结果总是找不到文件，做了好几遍都是这样，后来经过同学的帮助，终于找到了原因，很成功的完成了本次试验的两个任务，完成了对选择器和半加器