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数电实验指导书范文 实验指导书基础实验部分实验一集成逻辑门电路逻辑功能的测试 一、实验目的 1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。 2、掌握常用非门、与非门、或非门、与或非门、异或门的逻辑功能及其测试方法。 二、实验仪器及设备 1、数字逻辑实验箱1台 2、元器件74LS0074LS0474LS5574LS86各一块导线若干 三、实验内容 1、测试74LS04（六非门）的逻辑功能将74LS04正确接入面包板，注意识别1脚位置（集成块正面放置且缺口向左，则左下角为1脚）重点讲解，按表1-1要求输入高、低电平信号，测出相应的输出逻辑电平。 得表达式为AY?表1-174LS04逻辑功能测试表1A1Y2A2Y3A3Y4A4Y5A5Y6A6Y 0101010101011010101010102、测试74LS00（四2输入端与非门）逻辑功能将74LS00正确接入面包板，注意识别1脚位置，按表1-2要求输入高、低电平信号，测出相应的输出逻辑电平。 得表达式为BAY?表1-274LS00逻辑功能测试表1A1B1Y2A2B2Y3A3B3Y4A4B4Y 0010010010010110110110111011011011011101101101103、测试74LS55（二路四输入与或非门）逻辑功能将74LS55正确接入面包板，注意识别1脚位置，按表1-3要求输入信号，测出相应的输出逻辑电平，填入表中。 （表中仅列出供抽验逻辑功能用的部分数据）表1-374LS55部分逻辑功能测试表A B C DE FG HY000000001000000011000000101000000111000001001000001011000001101000001111000011110001000001100011110110100011111111100111111110本器件的逻辑表达式应为Y=EFGHABCD?,与实侧值相比较，功能正确。 4、测试74LS86（四异或门）逻辑功能将74LS86正确接入面包板，注意识别1脚位置，按表1-4要求输入信号，测出相应的输出逻辑电平。 得表达式为Y=A?B表1-474LS86逻辑功能测试表1A1B1Y2A2B2Y3A3B3Y4A4B4Y000000000000011011011011101101101101110110110110 四、实验结果分析（回答问题）若测试74LS55的全部数据，所列测试表应有256种输入取值组合。 用实验箱、万用表作一个实验示范，并强调测试方法及万用表的用法。 实验二组合逻辑电路的实验分析 一、实验目的 1、学会组合逻辑电路的实验分析方法。 2、验证半加器、全加器的逻辑功能。 二、实验仪器及设备 1、数字逻辑实验箱1台 2、元器件74LS 00、74LS20各一块，74LS 55、74LS86各一块电阻及导线若干 三、实验线路图 四、实验内容 1、测试用与非门构成的电路的逻辑功能按图3-1接线。 按下表要求输入信号，测出相应的输出逻辑电平，并填入表中。 分析电路的逻辑功能为半加器，写出逻辑表达式为Y=AB?Z=AB 2、测试用异或门和与非门组成的电路的逻辑功能按图3-2接线。 按下表要求输入信号，测出相应的输出逻辑电平，并填入表中。 分析电路的逻辑功能为半加器，写出逻辑表达式为Sn=AB?Cn=AB A0011B0101Sn0110Cn0001A0011B0101Y0110Z 00013、测试用异或门、非门和与或非门组成的电路的逻辑功能按图3-3接线。 按下表要求输入信号，测出相应的输出逻辑电平，并填入表中。 分析电路的逻辑功能为半加器，写出逻辑表达式为Sn=A?B?C Cn=AB+(A?B)C AnBn Cn-1Sn Cn0000000110010100110110010101011100111111 五、实验结果分析（回答问题） 1、总结用实验来分析组合逻辑电路功能的方法为按图接线，将输入的所有取值组合对应输出测出来，得到该电路的真值表，进而写出逻辑函数表达式，概述电路的逻辑功能讲解74LS138的用法及数据选择器在微机控制等领域的应用。 此为学生自拟实验由学生自拟，老师着重是辅导。 实验三数据选择器 一、实验目的 1、进一步熟悉用实验来分析组合逻辑电路功能的方法。 2、了解中规模集成八选一数据选择器74LS151的应用。 3、了解组合逻辑电路由小规模集成电路设计和由中规模集成电路设计的不同特点 二、实验仪器及设备 1、数字逻辑实验箱1台 2、元器件74LS 00、74LS04各1块，74LS 20、74LS151各1块导线若干 三、实验线路图 四、实验内容（简单实验步骤、实验数据及波形） 1、利用数字逻辑实验箱测试74LS151八选一数据选择器的逻辑功能，按图5-1接线，将实验结果记录在下表中。 选通地址输入数据输入输出S A2A1A0D0D1D2D3D4D5D6D7Y Y1X X X X X X X X X X X01000D0X X X X X X X D00D001X D1X X X X X X D1123DDD010X X D2X X X X X DxxX X X D3X XXX D3100XXXX D4XXXD445DD101XXXXXD5XXD5110XXXXXXD6XD66D0111XXXXXXXD7D77D 2、交通灯红用R、黄用Y、绿用G表示，亮为1，灭为0。 只有当其中一只亮时为正常Z=0，其余状态均为故障Z=1。 该交通灯故障报警电路如图5-1，接线并检查电路的逻辑功能，将结果记录在下表中，可得表达式为Z（R，Y，G）=m（0，3，5，6，7）R YG Z 000100100100011110001011110111113、有一密码电子锁，锁上有四个锁孔A、B、C、D，按下为1，否则为0，当按下A和B、或A和D、或B和D时，再插入钥匙，锁即打开。 若按错了键孔，当插入钥匙时，锁打不开，并发出报警信号，有警为1，无警为0。 设计出电路如图5-3，按图接线并检查电路的逻辑功能，列出表述其功能的真值表，记录实验数据如下表，可得表达式为F（AB,C,D）=m（0,1,2,3,4,6,7,8,10,11,13,14,15）A BC D F ABCDF00001100010001110010001011010100111101110100111000010101101101101111010111111111 五、实验结果分析（回答问题） 1、由以上实验测试结果，可知74LS151八选一的功能正常。 2、用中规模集成电路设计逻辑函数的特点为较小规模集成电路更便于修改设在微机控制等领域的应用。 此为学生自拟实验由学生自拟触发器的功能及应用实验四进一步熟悉RS触发器、集成JK触发器和D触发器的逻辑功能及触发方式。 验箱中单脉冲和连续脉冲发生器的使用方法。 74LS 00、74LS74各1块，74LS 20、74LS76各1块 三、实验线路图计，且设计中多使用最小项表达式，设计思想可以更加清晰。 讲解74LS151的用法及数据选择器，老师着重是辅导。 一、实验目的 1、学会测试触发器逻辑功能的方法。 2、 3、进一步熟悉数字逻辑实 二、实验仪器及设备 1、数字逻辑实验箱1台 2、双踪示波器XJ4328XJ4318一台 3、元器件导线若干 四、实验内容（简单实验步骤、实验数据及波形） 1、基本RS触发器逻辑功能测试利用数字逻辑实验箱测试由与非门组成的基本RS触发器的逻辑功能，R、S接电平开关，Q、Q接电平显示，将结果记录在下表中。 步骤R SQ Q功能00011不定10101置021101保持31010置141110保持 2、集成JK触发器逻辑功能测试CP J K DSDR Q Q11QQ1100110101101100111010101101010/11/0 (1)直接置0和置1端的功能测试 （2）JK逻辑功能的测试按下表测试并记录JK触发器的逻辑功能（表中CP信号由实验箱操作板上的单次脉冲发生器提供）。 JKCP Qn Qn1?01100110011001100/10/10/10/10/10/10/10/10/10/10/100/110/11/000011011 (3)JK触发器计数功能测试使触发器处于计数状态（J=K=1），CP信号由实验箱操作板中的连续脉冲（矩形波）发生器提供，可分别用低频(f=110HZ)和高频（f=20150KHZ）两档进行输入，分别用实验箱上的LED电平显示器和XJ4328双踪示波器观察工作情况，记录CP与Q的工作波形，Q状态更新发生在CP的下降沿。 Q信号的周期是CP信号周期的两倍。 3、集成D触发器逻辑功能测试 （1）D触发器逻辑功能的测试按下表测试并记录D触发器的逻辑功能（表中CP信号由实验箱操作板上的单次脉冲发生器提供）。 D CnQn1?010/100100/10/1010/111100/10/1 (2)D触发器计数功能测试使触发器处于计数状态（D=），CP端由实验箱操作板中的连续脉冲（矩形波）发生器提供，可分别用低频(f=1-10HZ)和高频（f=20-150KHZ）两档进行输入，分别用实验箱上的LED电平显示器和XJ4318/XJ4328双踪示波器观察工作情况，记录CP与Q的工作波形，Q状态更新发生在CP的上升沿。 Q信号的周期是CP信号周期的两倍。 五、实验结果分析（回答问题） 1、画出工作波形图。 2、比较各种触发器的逻辑功能及触发方式基本RS触发器置 0、置 1、保持功能，有不定状态；低电平触发。 JK触发器置 0、置 1、保持、计数功能，有低电平有效的直接置 0、置1端；下降沿触发。 D触发器置 0、置 1、保持、功能，有低电平有效的直接置 0、置1端；上升沿触发。 六、思考题将一个带直接置0/1端的JK触发器置为0有以下几种方法CP JK DS111DR0110111（1次或2次）将一个带直接置0/1端的JK触发器置为1有以下几种方法CP JK DS111DR0111101（1次或2次）将一个带直接置0/1端的D触发器置为0有以下几种方法CP DDS11DR010（1次或2次）Q11将一个带直接置0/1端的D触发器置为1有以下几种方法CP DDS0DR1111（1次或2次）Q11讲解小规模计数器的应用及组成原理。 实验五计数器的功能及应用 一、实验目的 1、学习计数器逻辑功能的测试方法。 2、熟悉计数器（异步三位二进制加/减法及十进制加法）的工作原理。 二、实验仪器及设备 1、数字逻辑实验箱1台 2、万用表1只 3、双踪示波器XJ4328XJ4318一台 4、元器件74LS 00、74LS76各1块导线若干 三、实验线路图 四、实验内容（简单实验步骤、实验数据及波形） 1、异步二进制加法计数器按图8-1接线，组成一个三位异步二进制加法计数器，CP信号可利用数字逻辑实验箱上的单次脉冲发生器或低频连续脉冲发生器，清0信号DR由逻辑电平开控制，计数器的输出信号接LED电平显示器，按下表进行测试并记录。 DR0CP X012345678Q30011110000Qxx1001100Q10010101010十进制数00765432101 （2）在CP端加高频连续脉冲，用示波器观察各触发器输出端的波形，并按时间对应关系画出CP、Q 1、Q 2、Q3端的波形。 2、异步二进制减法计数器在预习时画出用JK触发器构成的三位异步二进制减法计数器的逻辑电路如图8-2。 按图接线，然后按步骤1所述内容进行测试。 DR0CP X012345678910Q4000000000110Q3000001111100Q2000110011000Q1001010101010Z000000001010十进制数 00123456789013、异步十进制加法计数器按图8-3接线，组成一个异步十进制加法计数器，CP信号可利用数字逻辑实验箱上的单次脉冲或低频连续脉冲发生器，清0信号DR由逻辑电平开关控制，各触发器的输出端及进位输出端分别接到LED电平显示插孔，按下表进行测试并记录。 DR0CP X012345678910Q4000000000110Q3000001111100Q2000110011000Q1001010101010Z000000001010十进制数0012345678901 （2）在CP端加高频连续脉冲，用示波器观察各触发器输出端的波形，并按时间对应关系画出CP、Q 1、Q 2、Q 3、Q 4、Z端的波形。 十进制计数器 五、实验结果分析（回答问题） 1、画出工作波形图。 二进制加/减法计数器的相同点都为异步计数器，进位信号取自低位状态的边沿。 相异点进位信号分别取自低位状态的下降沿和上升沿。 讲解中规模计数器的应用及组成原理。 实验六中规模集成计数器的应用 一、实验目的 1、熟悉中规模集成计数器的功能及应用。 2、进一步熟悉数字逻辑实验箱中的译码显示功能。 二、实验仪器及设备 1、数字逻辑实验箱1台 2、万用表1只 3、双踪示波器XJ4328/XJ4318一台 4、元器件74LS 00、74LS 20、74LS161各1块导线若干 三、实验线路图 四、实验内容（简单实验步骤、实验数据及波形） (一)用74LS161及辅助门电路实现一个10进制计数器 1、利用异步清0端DR。 电路图如图9-1。 2、利用同步置数端DL，从0000开始计数。 电路图如图9-2。 3、利用同步置数端DL，到1111结束。 电路图如图9-3。 4、利用同步置数端DL，从某状态DCBA开始，到另一状态D1C1B1A1结束。 （例从0001开始，到1010结束的10进制）电路图如图9-4。 计数器的CP端接低频连续脉冲，输出状态接LED电平显示，逻辑电平开关作为并行输入数据，观察计数器的功能。 列出表述其功能的计数状态顺序表，记录实验数据。 电路图9- 1、图9-2数据为下表CP0123456789QD0000000011QC0000111100QB0011001100QA0101010101十进制数01234567891000000电路图9-3的数据为下表QC11000011110CP012345678910QD00111111110QB11001100110QA01010101010十进制数67891011121314150电路图9-4的数据为下表QC CD QBQA十进制数100001100102xx1330100440101550110660111771000881001991010101000000（二）利用实验箱上的高频连续脉冲作CP，用示波器观察QD、QC、QB、QA的波形，并按时间对应关系记录下来。 （略） 五、实验结果分析（回答问题） 1、74LS161的置0端为异步置0，置数端为同步置数。 2、若要求计数器具有暂停计数功能，可以A封锁CP信号B令EP=ET=0此为学生自拟实验由学生自拟，老师着重辅导。 实验七计数、译码、显示综合实验 一、实验目的 1、熟悉中规模集成电路计数器的功能及应用。 2、熟悉中规模集成电路译码器的功能及应用。 3、熟悉LED数码管及显示电路的工作原理。 4、学会综合测试的方法。 二、实验仪器及设备 1、数字逻辑实验箱1台 2、元器件74LS902块74LS49（或74LS249）1块共阴型LED数码管1块导线若干 三、实验线路图 四、实验内容（简单实验步骤、实验数据及波形用集成计数器74LS90分别组成8421码十进制和六进制计数器，然后连接成一个60进制计数器（6进制为高位、10进制为低位）。 其中10进制计数器用实验箱上的LED译码显示电路显示（注意高低位顺序及最高位的处理），6进制计数器由自行设计、安装的译码器、数码管电路显示，这样组成一个60进制的计数、译码、显示电路。 用实验箱上的低频连续脉冲（调节频率为1-2HZ）作为计数器的计数脉冲，通过数码管观察计数、译码、显示电路的功能为正确。 五、实验结果分析 1、简要说明数码管自动计数显示的情况该计数器从00递增加1，直到59后，又回到00状态。 2、根据实验中的体会，说明综合测试较复杂中小规模数字集成电路的方法分单元电路安装、调试。 六、回答思考题 1、共阴、共阳LED数码管应分别配用译中为1和译中为0输出方式的译码器。 2、数码管驱动电路中的电阻值是根据额定工作电流来确定的。 如果60进制计数器采用高位接10进制、低位接6进制的方式，计数顺序为低位按6进制计数，所以00递增到05后，下一个状态为10，再递增到15，下一个状态为20，以此类推，直到95后，回00状态。 其主要任务是让学生了解数字集成电路及其设计方法的发展现状，熟悉大规模可编程专用集成电路CPLD/FPGA的内部结构，掌握一种硬件描述语言，并具备使用VHDL进行数字电路系统设计的能力。 实验课是本课程重要的教学环节,目的是让学生熟悉可编程专用集成电路的设计，开发流程，熟练掌握一种EDA设计工具，提高学生应用计算机技术进行数字电路与数字系统的设计和辅助分析的能力。 本实验ISP开发软件。 实验一.分频器设计一实验目的1.熟悉QUARTUSII软件的使用2.熟悉PLD设计流程3.学习分频器的设计二实验内容设计一个最大分频为2步骤及要求1.选择FileNew ProjectWizard，新建一个工程，在选择器件时，选择Cyclone II，EP2C35F672C6。 25的分频器，将50MHz时钟作为输入2.选择FileNew，在弹出的对话框中选中VHDL File,新建一个VHDL文件，将分频器代码输入。 分频器的要求为最大分频225。 （可以通过一个25位的COUNT来实现。 ）第19页3.选择ProcessingStart Compilation，或者点击工具栏里的，对所写的VHDL文件进行编译，在Compilation Report中可以看到分析综合，配置，汇编程序，时序分析的结果。 4.选择AssignmentsPins，进行管脚设定，输入为50MHz时钟CLOCK_50，输出以LEDR0的闪烁来表示，当输出的时钟为1时，LEDR0亮，当输出时钟为0时，LEDR0不亮5.选择FileNewOther FilesVector WaveformFile,新建一个波形文件,再选择EditInsert Node or BusNode Finder.将Filter选为Pins:all,再点击List,将需要用于仿真的节点选中,确定。 绘制波形。 保存。 第20页6.进行功能仿真。 选择AssignmentsSettings，在Simulator中将Functional选为simulation mode。 点击ProcessingGenerate FunctionalSimulation Netlist。 再点击Processingstart simulation。 查看仿真结果是否符合设计要求。 7.进行时序仿真。 选择AssignmentsSettings，在Simulator中将Timing选为simulation mode。 再点击Processingstart simulation。 查看仿真结果是否符合设计要求。 8.下载到开发板。 选择ToolsProgrammer，点击Hardware Setup.，选择USB-Blaster，选中Program/Configure,点击Start.当进度条变为100%时，下载完成。 9.在硬件上测试设计是否准确。 三管脚设定CLOCK_50PIN_N2相关知识PLD设计流程文本编译管脚设定综合仿真（逻辑，时序）下载调试实验报告要求1.写出设计思路及框图2.简述设计步骤和调试过果。 3.写出程，包括VHDL语言的设计源程序，引脚功能的定义文件，仿真结结论和心得体会四LEDR0PIN_AE23五第21页实验二.VHDL描述风格比较一实验目的1.深入体会VHDL三种描述风格的区别2.学习3输入表决器，异或门的实现3.设计一个5输入表决器。 二实验内容以3输入表决器，异或门，通用寄存器等代码为例，深入体会VHDL描述风格。 1.学习已给的3输入表决器代码，完成3输入表决器的三种描述方式的验证比较。 在QUARTUS II中对程序进行编译，下载，验证。 使用拔码开关SW0,SW1,SW2作为三个输入，输出在LEDR0表示，亮表示1，不亮表示02.学习已给的异或门代码，完成异或门的三种描述方式的验证比较。 在QUARTUS II中对程序进行编译，下载，验证。 使用拔码开关SW0,SW1作为输入，输出在LEDR0表示，亮表示1，不亮表示03.通过对于以上的学习，设计一个5输入表决器。 当输入有3个以上为1时，输出为1。 使用拔码开关SW0,SW1,SW2,SW3,SW4作为三个输入，输出在LEDR0表示，亮表示1，不亮表示0三管脚设定SW0PIN_N25SW1PIN_N26SW2PIN_P25SW3PIN_AE14SW4PIN_AF14LEDR0PIN_AE23四实验代码1）3输入表决器（行为描述）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY maj1IS PORT(a,b,c:IN BIT;m:OUT BIT);END maj1;ARCHITECTURE using_table OF maj1IS BEGINPROCESS(a,b,c)CONSTANT lookuptable:BIT_VECTOR(0TO7):=00010111;VARIABLE index:NATURAL;BEGIN Index:=0;-index mustbe clearedeach timeprocess executesIF a=1THEN index:=index+1;END IF;第22页IF b=1THEN index:=index+2;END IF;IF c=1THEN indexm=lookuptable(inSS;END2）3LIBRARY ieee;_1164.all;ENT结构描述）LIBRUSE entit2:in bit;in;a:bit;end archind_2is beginprocend:=index+4;END IF;dex);END PROCEusing_table;输入表决器（数据流描述）USE ieee.std_logicITY maj2IS PORT(a,b,c:IN BIT;m:OUT BIT);END maj2;ARCHITECTURE concurrentOFmaj2IS BEGINWITH a&b&c SELECTm=1WHEN110|101|011|111,0WHEN OTHERS;END concurrent;3）3输入表决器（ARY ieee;ieee.std_logic_1164.all;y maj3is port(in1:in bit;in3:in bitout1:out bit);end maj3;entity and_2is port(in bit;b:in c:out bit);and_2;tecture behavior of aess(a,b)begin cin1,b=in2,c=t1);u0:and_2port mp(a=in2,b=in3,c=t2);d_2port map(a=in1,b=in3,c=t3);u2:anu3:or_3port map(d=t1,e=t2,f=t3,g=out1);4）异或LIBR描述)USE164.all;1:in bit;t;out bit);end x_or;archiior ofx_or isior;3is port(d:in bf:in bit;g:oend or_3;architecture behavnss(d,e,f)begin g=d oreorf after4ns;behavior;re structural of maj3issignal t1,t2,t3:bicport(a,b:in bit;c:end ponent;cport(d,e,ponent;n u1:and_2port maendstructural;门(行为ARY ieee;ieee.std_logic_1entity x_or isport(inin2:in biout1:tecture behav第24页begin process(in1,in2)in1=in2then if0after10ns;1after10ns;end eor;门(数据流描述)ARY ieee;LIBRUSEd_logic_1164.all;ieee.stentity x_oin bit;in2:in bit;_or2is begiout1xo10ns;6）异LIBRARYic_1164.all;_or3is ntityand_gate isbit;in out bit);end te;archi befand_gate isbegia begin out1=else out1=end if;proc ss;end behavi5）异或r2is port(in1:out1:out bit);end x_or2;architecture rtlof xn=in1r in2afterend rtl;或门(结构描述)ieee;USE ieee.std_logentity xport(in1:in bit;in2:in bit;out1:out bit);end x_or3;eport(a:b:in bit;c:and_gatecturehavior onprocess(,b)beginc=a andb after5ns;第25页end process;end entitte is portd:in be:f:;end haviorofor_gate isegin;s;end entiter:out bit);h cturebehavior ofinverter isbegicess(g)begin ns;cturalofx_or3is-siglarations sign3;-lopolarations n:in bit;out bit);end ent; or_bit);outnent inverterin bit;h:behavior;y or_ga(it;in bit;outbit)or_gate;architecture bebprocess(d,e)begin f=d ore after4nsend procesbehavior;y invertis port(g:in bit;end inverter;architen proht1,b=in2,c=t3);u0:and_aap(a=in1,b=t2,c=t4);rt map(g=in1,h=t1);rt map(g=in2,h=t2);ateportmap(d=t3,e=t4,f=out1);关知识L的三种描述行为描输入与输出间转换的为描述在ED准确的函数模?数据流描述流描述VHD风格?述方式行为描述述.行行为,不需包含任何结构信息,它对设计实体按算法的路径来描A工程中通常被称为高层次描述,设计工程师只需要注意正确的实体行为,型和精确的输出结果就可以了,无需关注实体的电路组织和门级实现.方式方式表示行为,也隐含表示结构,它描述了数据流的运动路线,运动方向和运动结数据果.?结构结构化描述方门电路设计单元来构成一个复杂逻便地用式就是在多层次的设计中,高层次的设计可以调用低层次的设计模块,或直接用辑电路的方法.利用结构化描述方法将已有的设计成果方于新的设计中,能大大提高设计效率.在结构化描述中,建模的焦点是端口及其互连关系.结构化描述的建模步骤如下: (1)元件说 (2)元件例化 (3)元件配置元件说明用于描述局部接口;元件元件所用的设计实体六实验报告要求1.写出设计思路及框图2.简述设计步骤和调例化是要相对于其他元件来放置该元件;元件配置用于指定.试过程，包括VHDL语言的设计源程序，引脚功能的定义文件，仿真结果。 3.写出结论和心得体会，包括实验验证及实验设计两部分。 逆计数器，4位可逆二进制代码格雷码转换器设计一实验目的学习时1.学习位可逆2.学习序计,仿真和硬件测试,进一步熟悉VHDL设计技术计数器的设计位可逆二进制代码格雷码转换器设计二实验内容设计4具体要求位器，及4位可逆二进制代码格雷码转换器，并仿真，下载。 ponent;begin-ponent instu1:nd_gate portmu2:inverter pou3:inverter pou4:or_gend structural;五相描述方式明实验三.4位可电路的设可逆计数第27页1.4位可逆计数器a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁，因而，对其进行2人眼会看到连续的光）利用实验一）b)使用拨码开关SW17作为模式控制，置法计数器，同时使用LEDR17显c)使用KEY3作为异步复位开关（置“0000”，当为减法计数器时，置“d)使用位，2.4位可逆二进制代a)使用拨置0时为格雷码二进制代码，同时使用LEDR17显示SW17的值。 b)使用拨码开关SW3,SW2,SW1,SW0作为输入的被转换数，SW3为高位，SW0为低位。 c)使用LEDR位，LEDR0为低位。 25的分频后，再用于时钟控制。 （可1时为加法计数器，置0时为减示SW17的值。 按下时为0，不按为1），当为加法计数器时，1111”。 LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高LEDR0为低位。 码格雷码转换器码开关SW17作为模式控制，置1时为二进制代码格雷码转换，3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高管脚设定SW0PIN_SW1PIN_N26SW2PIN_P25SW3N25SW17PIN_V2E23R1PIN_AF23R2PIN_AB21R3PIN_AC22IN_W26PIN_N2代码与格雷码相互转换格雷码（Gray Code，简称G码）是典型的循环码，它是导出的。 特点是序号相邻的两组代码只有一位码不同(包括头尾两组代码)，且具有循环上述特点使全部码组按序循环相邻，若以循环码表示一个循环过程中按顺序发生的状态，则任何状态变化只由二进制码（Binary，简称B码）性。 对应有一个变量发生变化，这个特点有助于提高电路的可靠性。 三PIN_AE14LEDR0PIN_ALEDLEDLEDLEDR17PIN_AD12KEY3PCLOCK_50四相关知识二进制第28页五实验报告要求出设计思路及框图1.写2.简述设计步骤和调试过程，包括模块设计和相应能的定义文件，仿真结果。 出结论和心得体会。 模块的VHDL语言的设计源程序，引脚功3.写四.7段数码管译码器设计与实现1.计与实现化的设计方法二实设计具体1.数码管的4位可逆计数器SW2,SW1,SW0作为输入，SW3为高位，SW0为低位。 1，HEX0显示。 当输入为00001111显示为0015，位可逆计数器果在数码管上2.4结显示。 结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。 VHDL硬件描述语言与数字逻辑电路设计一书的第九章三管SW0PIN_N25PIN_N26SW1SW2PIN_P25SW3PIN_AE14SW17PIN_V2HEX00PIN_AF10HEX01PIN_AB12HEX02HEX03HEX04HEX05HEX06HEX10HEX11PIN_AC12PIN_AD11PIN_AE11PIN_V14PIN_V13PIN_V20PIN_V21实验一实验目的掌握7段数码管译码器的设2.掌握模块验内容一个7段数码管译码器，带要求7段数码管译码器a)使用拨码开关SW3,b)将输出的结果在HEX带数码管的将实验三的模块化的设计，可以参考脚设定第29页第30页HEX12HEX13HEX14HEX15HEX16LEDR17KEY3CLOCK_50四相关知识数码管如右图所示每一条线分别对应一个PIN_W21PIN_Y22PIN_AA24PIN_AA23PIN_AB24PIN_AD12PIN_W26PIN_N2管脚，当管脚为0时，这条线为亮，这条线不亮。 在DE2中，共有8个数码管。 0的管脚为0，那么这条线就会亮。 要让HEX0当管脚设置为1时，例如设置HEX0显示数字0，那么我们可以设置HEX0为“1000000”.框图.简能的定义文件，仿3.出结论和心得体会。 语言的设计源程序，引脚功真结果。 写一以状二实验以经摩尔和米立输计方法，体会它样的区别4.学习已给的经典双进5.学习已给的使用变量6.学习已7.学习已8.学习已给的带摩尔和米立9.学习已10.学习已典双进程状态机、使用变量的状态机、带异步清零的状态机、模式检测状态机、带出的状态机、摩尔型状态机、米立型状态机代码为例，熟悉各种状态机设程状态机代码，画出状态转换图，编译，仿真。 的状态机代码，画出状态转换图，编译，仿真。 的状态机代码，画出状态转换图，编译，仿真。 测状态机代码，画出状态转换图，编译，仿真。 输出的状态机代码，画出状态转换图，编译，仿真。 代码，画出状态转换图，编译，仿真。 态机代码，画出状态转换图，编译，仿真。 的米立型状给给给给HINE EXAMPLEENT五实验报告要求1.写出设计思路及2述设计步骤和调试过程，包括模块设计和相应模块的VHDL实态验五.状机代码验证实验目的态机的一些代码为例，熟悉状态机设计方法内容的带异步清零的模式检的摩尔型状态机三实验代码1）经典双进程状态机-MEALY TYPESTATE MACITYfsm IS PORT(clock,x:IN BIT;-ARCHITECTURE behaviourOF fsmIS TYPEstate_type IS(s0,s1,s2,s3);SIGN_state:state_type;BEG-state registerprocess state_reg:PROCESS clockEVENT ANDclock=1;WAIT UNTIL-BEGIN esent_state ISs0=1;next_stateIF x=0THEN z=0;next_state=s0;END IF;next_state=s3;END PROCESS;z:OUT BIT);END fsm;-AL presenttate,next_sIN BEGINpresent_state=next_state;END PROCESS;binational logicfeedback processfb_logic:PROCESS(present_state,x)CASE prWHENIF x=0THEN z=0;next_state=s0;ELSE z=END IF;ELSE z=0;next_stateIF x=0THEN z=1;next_state=s2;ELSE zIF x=0THEN z=0;next_state=s3;ELSE z=1;next_state=s1;END IF;END CASE;END behaviour;2）使用变量的状态机ENTITY fsm2ISPORT(第31页clock,x:IN BIT;ESS e:state_type:=s0;WIL(clockEVENT ANDclock=1);CASE Ws2;z END I WHENstate:=z1;=ELSE state:=z=0END IWHENTHEN state:=z=0ELSE state:=s1;zIF x=0THEN state:=s0;z=0;ELSE state:=IF x=0THEN s2;s3;F;s3=IFx=0s3;F;s1=IF ate:=s0;z=0;ELSEz=0;END IEND第32页ENENDch1is clout std_logic);end stmarchitetmch1is typestate_vsignal state,:state_values;begin process(c)begin ifrst=staelsif risdge(clk)then staend if;end proceprocess(sbegin-set doutput andstate out1=next_state=sx;-catch missingassignments tonext_state casestawhenif in1out1next elseout1next tate=s0;_send whenifin1en out1nexts0;else D PROCESS;using_wait;3）带异步清零的状态机library