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文档简介

成绩：实 验 报 告课程名称：1504010320实验项目：2-4地址译码器实验姓 名：吴雅惠专 业：计算机科学与技术班 级：3学 号：1504010320计算机科学与技术学院实验教学中心2016 年 6 月 21 日一、. 实验目的：掌握译码器设计方法和原理，加深对中大规模集成电路的理解。二、实验内容： 设计一个具有使能端的24 译码器，并用Verlog HDL条件运算符描述。 译码器逻辑功能描述： 可分别用逻辑图、函数式和真值表来描述，这里用函数式说明:。三、实验步骤: 在D盘上建一个子目录。打开Quartus 后，点击filsNew Projcct Wizard对话框，建立工程名。 选择仿真器件，器件类型选择FLEX10K，具体芯片选择EPF10K10tc144-4 点击filsNew ，双击Block Diagram/Schematic File建立图形文件并编译。 点击filsNew ，双击Verilog HDL File建立文本文件并编译。 点击filsNew ，双击Vector Waveform File建立波形文件，分析仿真波形。 选择Assignments Pins选择绑定对应元件管脚
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