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Spartan-3E XC3S250E-4VQ100实验板用户使用说明第一章 概述1、 实验板资源 Xilinx器件：Spartan-3E XC3S250E-4VQ100，XCF02SV020C（Platform Flash）时钟：50MHz晶体时钟振荡器；电源：USB接口供电，三路电源管理IC；接口：JTAG下载接口，PS/2，RS-232串行接口，4个按键开关，八个LED灯，4*4矩阵键盘，蜂鸣器；显示：VGA显示端口，4位七段数码管；存储器：EEPROM；图1-1 实验板资源示意图图1-2 实验板2、 Spartan-3E XC3S250E-4VQ100简介主芯片：Spartan-3E XC3S250E-4VQ100CLB资源： Rows: 34 Columns: 26 Total CLBs: 612 Slice资源： Total Slices: 2,448存储资源： Distributed RAM Bits: 38K Block RAM Bits: 216K 时钟管理器： DCM: 4逻辑单元： System Gates: 250K Equivalent Logic Cells: 5,508 乘法器： Dedicated Multipliers: 12 I/O： Total I/O：100 User I/O: 683、 电源管理模块 输入：5V DC，由USB接口提供； 输出：3.3V DC,2.5V DC,1.2V DC。 图1-3 电源管理电路 VDD=3.3V：VDD引脚为I/O引脚，为I/O提供驱动电压。 VAUX=2.5V：为JTAG模块和程序下载配置模块供电 VINT=1.2V：为内部调压器供电4、 时钟/复位模块图1-4 时钟电路系统时钟由外部晶振提供，频率为50MHz，时钟的输入直接连到Bank0的输入全局缓冲I/O，时钟输入也可以连接到相应的DCM。FPGA的Bank0的I/O的电压是由P82和P97供给的，板上已经将这两个引脚连接到3.3V，晶振可以达到预期的工作效果。如果FPGA需要除了50MHz外的频率，可以使用FPGA的DCM来产生，也可以通过外部输入到FPGA带有Global Buffer的I/O来获得。表1-1 时钟输入PROG按键，迫使FPGA进行重新配置，只要按下该按键，FPGA就重新配置，充当系统复位按键。5、 下载配置模块如表1-2所示，由JP1的设置方式来控制FPGA的配置方式：本实验板支持两种FPGA的配置方法：（1）通过JTAG、USB接口直接将设计下载到FPGA，只需将M1接上跳帽。板上的USB-JTAG逻辑也提供对Platform Flash PROM 和 Xilinx XC2C64A CPLD的在线编程。（2）对板上的2 Mbit Xilinx XCF02SV020C serial Platform Flash PROM进行编程，然后采用主串行模式对Platform Flash PROM上的存储信息配置到FPGA，M0、M1、M2均需接上跳帽。表1-2 FPGA的配置方式当FPGA成功配置时，DONE管脚的LED亮，如果不亮说明配置失败。通过JTAG接口将实验板连接到主机的iMPACT对FPGA、Platform Flash PROM进行编程。对于并行或串行Flash PROM暂时不支持直接编程。通过ISE的iMPACT和下载电缆，将编译成功的FPGA设计下载到FPGA上。详细的操作过程请参阅第三章节。21第二章 外围电路1、四个按键开关没有按下时，连接到3.3V，FPGA管脚产生一个逻辑高电平；按下按键，FPGA管脚接到GND，FPGA管脚产生一个逻辑低电平，可以在一些应用中充当软位复位按键，也可用于外部信号的输入。在硬件上没有做消抖处理，如用需要，可以在软件上加上消除抖动。图2-1 按键电路2、LED灯在实验板上有8个独立的贴片LED，LED一端接地，另一端通过2.2k的限流电阻接到FPGA上。要点亮一个LED，向相应的控制位置高。图2-2 LED电路3、蜂鸣器实验板上提供了有源的蜂鸣器，三极管充当开关器件，当FPGA管脚输出高电平的时候，三极管工作，蜂鸣器正极有电压，蜂鸣器两端产生压降可以工作。用户使用是，只要将FPGA的输出信号接到图所示的排针上即可。 图2-3 蜂鸣器原理图图2-4 蜂鸣器实物图4、七段数码管一般来说，多个数码管的连接并不是把每个数码管都独立的与FPGA连接，而是把所有的LED管的输入连在一起。这样做的好处有两点：一是节约了器件的I/O接口；其二是降低了功耗。每次向LED写数据时，通过段选信号选通其中一个LED，然后把数据写入该LED管，因此每个时刻只有一个LED管是亮的。为了能持续看见LED上面的显示内容，必须对LED管进行扫描，即依次并循环地点亮各个LED管。利用人眼的余晖效应，在一定的扫描频率下，人眼就会看见好几个LED一起点亮。每个LED的功耗较大，如果所有的LED一起点亮，其功耗较大。利用扫描的方式，每个时刻只有LED管是亮的，可以大大的减少功耗。扫描频率如果太小，每个LED开启的时间大于人眼的视觉暂停时间，那么会产生闪烁现象。而扫描频率太大，则会造成LED的频繁开启和关断，大大增加LED功耗。一般来说，扫描频率选在50Hz比较合适。图2-5 数码管原理图图2-6 数码管实物图七段数码管有8个LED，如图2-5所示，实验板采用共阳，用PNP的三极管来驱动段选，所以数码管的所有信号都是低电平有效。如图2-6所示，在实验板上SEG7从左往右依次为A、E、D、F、DP、C、G、B段，SEG_COM从上往下依次驱动四个数码管。实验板上加上了两片74HC595来驱动LED数码管，如图所示，一片连接数据总线，另一片连接段选信号线，以硬件上的消耗节省软件上的消耗，从而使FPGA节省资源执行更重要更复杂的操作。图2-7 74HC595与数码管连接示意图74HC595的使用说明1.在移位时钟SRCLK上升沿时对SER串口输入的数据进行取样，数据保存在移位寄存器；2.在锁存时钟RCLK上升沿时移位寄存器的数据就传送到锁存寄存器;3.连续的输入移位时钟时，数据就不断的向高位移动，并且从QH端口移出去;锁存寄存器的数据总是实时的在并口上表现出来。图2-8 74HC595接口如图2-8所示，用户在使用时，自下往下，第一针接DCLK，第二针接异步复位信号，第三针接SRCK，第四针接DIN。5、矩阵键盘矩阵键盘又叫行列式键盘，用带I/O口的线组成行列结构，按键设置在行列的交点上。这样可以使按键的数量成平方的量增长，同时节省了I/O。原理图如图所示，按键设置在行列线交叉点，行列线分别连接到按键开关的两端。列线通过上拉电阻接3.3V电压，即列线图2-9 矩阵键盘原理图的输出被拉到高电平状态。判断键盘中有无按键按下是通过行线送入扫描线好然后从列线读取状态得到的。其方法是依次给行线送低电平，检查列线的输入。如果列线全是高电平，则代表低电平信号所在的行中无按键按下；如果列线有输入为低电平，则代表低电平信号所在的行和出现低电平的列的交点处有按键按下。一般的扫描频率设置为50Hz。图2-10 矩阵键盘实物图如图所示，从左往右排针依次接ARR4、ARR3、ARR2、ARR1、ROW4、ROW 3、ROW 2、ROW 1。6、 EEPROM实验板上配有一个24LCXX的EEPROM，电可擦除的8位ROM，可供用户存储一些设置的数据，此数据可以掉电保存。EEPROM的读写采用的是I2C的时序，最高速率可达400kHz。I2C总线由两条双向串行总线( SCL、SDA )构成，主从器件之间在SDA总线上进行数据传输, SCL总线的功能是进行时钟同步. 数据传输以字节为单位,最高有效位在先,每字节后跟随一个应答位，每次传输的字节数不限。如图2-11所示的I2C时序图，数据传输时,每一位都在时钟总线SCL的高电平期间进行采样,因而数据总线SDA必须在SCL的高电平期间保持稳定,SDA的状态变化只能发生在SCL低电平期间.一旦在时钟总线SCL高电平期间SDA总线高低状态发生转变,则意味着主器件发出了开始或者停止信号。图2-11 I2C时序从读、写两个方面来说明操作的格式：表2-1 I2C“写”操作表2-2 I2C “读”操作EEPROM的硬件原理图如图2-12所示，在实验板上的硬件图如图2-13所示，用户在使用时只需将SCL接上面的排针，SDA接下面的排针。 图2-12 EEPROM原理图 图2-13 EERPOM实物图7、 RS-232由于计算机通常至少需要若干位数据，因此数据在发送之前先“串行化”。通常是以8位数据为1组的。先发送最低有效位，最后发送最高有效位。RS-232使用异步通讯协议。也就是说数据的传输没有时钟信号。上位机和下位机事先约定好串行传输的参数（传输速度、传输格式等），每传输一个字节之前，发送端先发送一个0来表示传输已经开始，当没有数据传输的时候，发送端向数据线上发送1，开始传输后，数据以约定的速度和格式传输，所以接收端可以与之同步，每次传输完成一个字节之后，都在其后发送一个停止位“1”。数据的传输速度是用波特来描述的，即每秒钟传输的数据位，常用的波特率有1200Baud、9600Baud、38400Baud、115200Baud，用户可以根据需要在软件设计时设计不同的分频路得到所需的波特率。实验板上配有一个母口的串口，通过标准的串口电缆直接连接到上位机上。如图2-14所示，FPGA管脚给出LVTTL或LVCMOS电平提供串行数据给电平转换器件，进行电平转换以满足RS232的工作电平。反之，转换RS232的电平以满足FPGA的工件电平。图2-14 RS-232原理图 图2-15 RS-232实物图如图2-15所示，从上向下，排针依次连接T1、T2、R1、R2，用户在使用时，TXD接第一针，RXD接第三针。用户如有需要连接打印机、调制解调器等其他设备，可使用第二针接TXD、第四针接RXD，J9输出可以用来接接公口的接口来完成简单的控制，J9第一针接串口TXD，第二针接串口RXD。8、 PS/2接口实验板上配有一个标准的6管脚微DIN连接器的PS/2接口，可连接鼠标、键盘。旧式的鼠标和键盘采用PS/2串行总线与PC机通信，通过识别信号的时序来驱动总线。PS/2总线包括时钟和数据线，其数据位为11位，包括1个起始位、8个数据位、1个停止位、1个奇校验位。但是，鼠标和键盘的数据包打包方式不同，且键盘允许双向数据交换，所以主机可以点亮键盘的状态灯。（a）发送时序（b）接收时序图2-16 PS/2时序图如图2-16所示的PS/2总线时序，只有当数据转换发生时，时钟和数据信号才被驱动，否则它们以高电平的形式处于空闲状态。时序定义了鼠标与主机通信的信号要求或键盘与主机的双向通信。当时钟信号是高电平时，敲击键盘或鼠标时往数据线写1个字节，在时钟低电平时，主机PC读该数据线。 图2-17 PS/2原理图 图2-18 PS/2实物图如图2-18所示，自上往下，用户在使用时，第一针接5V电平，第三针接GND，第四针接KCLK，第五针接KDAT。9、 VGAVGA接口位于实验板最左端，可以通过该端口直接连接到PC监视器或平板LCD上。 图2-19 VGA接口示意图 图2-20 VGA接口实物图FPGA通过串联电阻驱动VGA的三个颜色信号，分别是RED、GREEN、BLUE，确保颜色信号保持在VGA规定的0V0.7V之间。HS和VS信号使用LVTTL或LVCMOS3 I/O标准驱动电平。通过RED、GRN、BLUE置高或低来产生8中颜色，如表2-3所示。在实验板上VGA接口如图2-20所示，用户使用时，只需将FPGA内控制器的输出端口接到相应的引脚上即可，从上往下顺序依次为VS、HS、BLUE、GRN、RED。表2-3 3位显示色编码VGA信号的时序由视频电气标准委员会（VESA）规定。VGA显示器基于CRT，使用调幅模式，移动电子束（或阴极射线）在荧光屏上显示信息。LCD使用矩阵开关给液晶加压，在每个像素点上通过液晶来改变光的介电常数。目前，LCD已经发展到可以同CRT使用同样的时序信号了。因此，下面的讨论均适合CRT和LCD。根据图2-21和图2-22所示，VGA控制器产生水平同步时序信号（HS）和垂直同步时序信号(VS)，调节在每个像素时钟视频数据的传送。像素时钟定义了显示像素信息的有效时间段。VS信号定义显示的更新频率，或刷新屏幕信息的频率。最小的刷新频率是取决于显示器的亮度和电子束的强度，实际频率一般在60120Hz之间，给定的刷新频率的水平线的数量定义了水平折回频率。图2-21 行信号时序图图2-22 场信号时序图一般来说，时钟计数器通过像素时钟来控制水平时序信号。译码计数器的值产生HS信号。在指定的行，计数器产生当前像素显示的位置。一个独立的计数器产生垂直时序信号。垂直同步计数器在每个HS脉冲信号来临时自动加1，译码值产生VS信号。计数器产生当前显示行。这两个计数器从地址到显示缓冲器连续计数。第三章 软件使用说明本章节介绍Xilinx的FPGA的开发流程，使用的工具是ISE 10.1的版本作为开发环境，操作平台为Windows XP。 图3-1 Xilinx公司FPGA开发流程1创建工程和设计输入ISE每次打开会默认列出最近打开的工程目录，用户可以自行选择打开已有目录或者新建工程,本章节的介绍基于的实验板Spartan-3E XC3S250E-4VQ100，采用的语言为VerilogHDL，直接单击Next按钮直到Finish即可建立好一个完整的工程。2.添加 HDL文件在工程建立后，可以添加或创建DHL文件，在工程管理区单击右键选择“New Files”，弹出如图4-6所示的对话框。 图3-2 新建代码向导图在左侧的列表用于选择代码类型，部分项的意义如下：IP：由ISE的IP Core生成工具快速生成可靠的源代码。Verilog Module：用于编写Verilog代码。Verilog Test Fixture:专门用于编写Verilog测试代码。其他的在本次设计中不使用，也不做详细介绍，选择所需的类型并命名后可以点击Next，直到成功新建一个空白文档，用户可以此编写代码。3. RTL仿真本工具是用于功能仿真，建议用户在设计前采用Modelsim仿真，所以本文不做介绍，但ISE本身就可以提供用户仿真，随着版本的升级，增强了图形界面操作，支持虚拟总线等，为用户的使用提供了很大的方便。4. 添加约束工程中源代码输入后要给设计添加管脚和时序约束。管脚约束是将设计中的输入输出信号设置到FPGA的某个管脚；时序约束在高速数字电路中非常重要，提高设计的工作频率和获得正确的时序分析报告。（1）建立管脚约束：管脚约束的创建可通过双击“User Constraints”下的“Floorplan IO Pre-Synthesis”，在打开编辑器，或者在.ucf文件中编写。（2）建立时序约束：时序约束主要有时钟约束、输入路径、输出路径的约束，时序约束的创建可通过双击“User Constraints”下的“Creat Timing Contraints”，打开编辑器，用户也可以在.ucf文件中用语法编写约束。5综合和实现1）综合是针对输入设计以及约束条件，按照一定的优化算法进行优化处理，获得一个能满足预期功能的电路设计方案。综合工具将输入文件翻译成FPGA内部逻辑资源按照某种连接方式组成的网表，生成的文件后缀为.ngc。2）实现过程是通过翻译、映射、布局布线等过程来完成设计的固化。（1