VHDL实验报告

精品文档 1欢迎下载1欢迎下载 专用集成电路实验报告专用集成电路实验报告 13050Z0113050Z01 13050242371305024237 精品文档 2欢迎下载2欢迎下载 刘德文刘德文 精品文档 3欢迎下载3欢迎下载 实验一实验一 开发平台软件安装与认知实验开发平台软件安装与认知实验 实验内容实验内容 1 1 本实验以三线八线译码器 本实验以三线八线译码器 LS74138LS74138 为例 在 为例 在 XilinxXilinx ISEISE 9 29 2 软件平台上完成设计软件平台上完成设计 电路的电路的 VHDLVHDL 文本输入 语法检查 编译 仿真 管脚分配和编程下载等操作 下载芯文本输入 语法检查 编译 仿真 管脚分配和编程下载等操作 下载芯 片选择片选择 XilinxXilinx 公司的公司的 CoolRunnerCoolRunner IIII 系列系列 XC2C256 7PQ208XC2C256 7PQ208 作为目标仿真芯片 作为目标仿真芯片 2 2 用用 1 1 中所设计的的三线八线译码器 中所设计的的三线八线译码器 LS74138LS74138 生成一个 生成一个 LS74138LS74138 元件 在元件 在 XilinxXilinx ISEISE 9 29 2 软件原理图设计平台上完成软件原理图设计平台上完成 LS74138LS74138 元件的调用 用原理图的方法设计三线元件的调用 用原理图的方法设计三线 八线译码器 八线译码器 LS74138LS74138 实现编译 仿真 管脚分配和编程下载等操作 实现编译 仿真 管脚分配和编程下载等操作 源程序 源程序 library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following lines to use the declarations that are provided for instantiating Xilinx primitive components library UNISIM use UNISIM VComponents all entity ls74138 is Port g1 in std logic 精品文档 4欢迎下载4欢迎下载 g2 in std logic inp in std logic vector 2 downto 0 y out std logic vector 7 downto 0 end ls74138 architecture Behavioral of ls74138 is begin process g1 g2 inp begin if g1 and g2 1 then case inp is when 000 yyyyyyyyy 00000000 end case else y 00000000 end if end process 精品文档 5欢迎下载5欢迎下载 end Behavioral 波形文件 波形文件 生成元器件及连接电路生成元器件及连接电路 思考 思考 有程序可以看出 定义了三个输入端 一个输出端 有程序可以看出 定义了三个输入端 一个输出端 g1 g2g1 g2 为使能输入端 当全为一为使能输入端 当全为一 时 开始执行宽度为三的输入时 开始执行宽度为三的输入 inpinp 并听过程序实现三八译码器的功能 通过实验 分别 并听过程序实现三八译码器的功能 通过实验 分别 用了原理图和用了原理图和 vhdlvhdl 语言两种方式进行调试 两种方法各有优缺点 对于原理图而言 可以语言两种方式进行调试 两种方法各有优缺点 对于原理图而言 可以 清晰直观的看出电路各部分的构造 但却只能在原有的基础上进行链接而无法随意修改元清晰直观的看出电路各部分的构造 但却只能在原有的基础上进行链接而无法随意修改元 器件功能 器件功能 vhdlvhdl 语言则可以按照实际的需求进行编写程序 从而可以实现开发者想要实现语言则可以按照实际的需求进行编写程序 从而可以实现开发者想要实现 的功能 的功能 实验二实验二 组合逻辑电路的组合逻辑电路的 VHDLVHDL 语言实现语言实现 精品文档 6欢迎下载6欢迎下载 实验内容 实验内容 1 1 用用 VHDLVHDL 语言实现优先编码器的设计并实现功能仿真语言实现优先编码器的设计并实现功能仿真 2 2 用用 VHDLVHDL 语言实现四选一选择器的设计并实现功能仿真 语言实现四选一选择器的设计并实现功能仿真 1 1 优先编码器源程序优先编码器源程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY priorityencoder IS PORT input IN STD LOGIC VECTOR 7 DOWNTO 0 y OUT STD LOGIC VECTOR 2 DOWNTO 0 END priorityencoder ARCHITECTURE rtl OF priorityencoder IS BEGIN PROCESS input BEGIN IF input 0 0 THEN y 111 ELSIF input 1 0 THEN y 110 ELSIF input 2 0 THEN y 101 ELSIF input 3 0 THEN 精品文档 7欢迎下载7欢迎下载 y 100 ELSIF input 4 0 THEN y 011 ELSIF input 5 0 THEN y 010 ELSIF input 6 0 THEN y 001 ELSE y 000 END IF END PROCESS END rtl 波形图波形图 原理图 原理图 精品文档 8欢迎下载8欢迎下载 2 2 四选一选择器源程序 四选一选择器源程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY mux4 IS PORT input IN STD LOGIC VECTOR 3 DOWNTO 0 a b IN STD LOGIC y OUT STD LOGIC END mux4 ARCHITECTURE rt1 OF mux4 IS SIGNAL se1 STD LOGIC VECTOR 1 DOWNTO 0 BEGIN se1 b PROCESS input se1 BEGIN IF se1 00 THEN y input 0 ELSIF se1 01 THEN y input 1 ELSIF se1 10 THEN y input 2 ELSE y input 3 精品文档 9欢迎下载9欢迎下载 END IF END PROCESS END rt1 波形图波形图 原理图原理图 思考 思考 1 1 优先编码器 通过程序定义了一个八位的输入端和一个三位的输入端 首先是通过八位优先编码器 通过程序定义了一个八位的输入端和一个三位的输入端 首先是通过八位 的的 输入端的最低位开始判断 如果是输入端的最低位开始判断 如果是 0 0 则输出为 则输出为 111111 如果是 如果是 1 1 则判断第 则判断第 二位 以此类推 直到最后一位 如果都不满足 则输出 二位 以此类推 直到最后一位 如果都不满足 则输出 000000 2 2 四选一选择器 一共有三个输入 其中一个是宽度为四的可供选择的输入端 将一个四四选一选择器 一共有三个输入 其中一个是宽度为四的可供选择的输入端 将一个四 位宽度的二进制码赋值给位宽度的二进制码赋值给 inputinput 端 通过端 通过 a a 与与 b b 的输入选择的输入选择 inputinput 的输出 如的输出 如 abab 为为 0000 时 时 则输出为 则输出为 input 0 input 0 以此类推 以此类推 实验三实验三 时序逻辑电路的时序逻辑电路的 VHDLVHDL 语言实验语言实验 实验内容 实验内容 3 3 选选 1 1 1 1 设计一个设计一个 6060 进制的计数器进制的计数器 精品文档 10欢迎下载10欢迎下载 2 2 设计一带使能的同步复位清零的递增设计一带使能的同步复位清零的递增 8 8 位二进制计数器位二进制计数器 3 3 设计一带使能的异步清零复位的递增设计一带使能的异步清零复位的递增 8 8 位二进制计数器位二进制计数器 六十进制 异步清零 源程序 六十进制 异步清零 源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity ycounter is port clk clear enable in std logic ld in std logic d in std logic vector 7 downto 0 qk out std logic vector 7 downto 0 end ycounter architecture a ycounter of ycounter is begin PROCESS clk VARIABLE cnt std logic vector 7 downto 0 BEGIN IF clk EVENT AND clk 1 THEN IF clear 0 THEN cnt 00000000 ELSE IF ld 0 THEN 精品文档 11欢迎下载11欢迎下载 cnt d ELSE IF enable 1 THEN cnt cnt 00000001 if cnt 00111100 then cnt 00000000 end if END IF END IF END IF END IF qk cnt END PROCESS end a ycounter 波形图 波形图 六十进制 同步置数 源程序 六十进制 同步置数 源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all 精品文档 12欢迎下载12欢迎下载 entity ycounter is port clk clear enable in std logic ld in std logic d in std logic vector 7 downto 0 qk out std logic vector 7 downto 0 end ycounter architecture a ycounter of ycounter is begin PROCESS clk VARIABLE cnt std logic vector 7 downto 0 BEGIN IF clk EVENT AND clk 1 THEN IF clear 0 THEN cnt 00000000 ELSE IF ld 0 THEN cnt d ELSE IF enable 1 THEN cnt cnt 00000001 if cnt 00111011 then Ld 1 end if END IF 精品文档 13欢迎下载13欢迎下载 END IF END IF END IF qk cnt END PROCESS end a ycounter 波形图 波形图 思考 思考 六十进制计数器的实现 六十进制计数器的实现 1 1 异步清零程序的实现 通过判断最后一个状态 因为该计数器 异步清零程序的实现 通过判断最后一个状态 因为该计数器 位六十进制 所以最后一个状态为位六十进制 所以最后一个状态为 5959 用二进制码表示为 用二进制码表示为 00111011 00111011 即当计数器的状 即当计数器的状 态为六十 即态为六十 即 00111100 00111100 状态时 计数器清零 输出状态时 计数器清零 输出 0000000000000000 2 2 同步置数程序的实现 同步置数程序的实现 当计数器达到状态 当计数器达到状态当计数器达到状态 当计数器达到状态 00111011 00111011 时 时 ldld 被赋值为被赋值为 0 0 执行置数功能 将 执行置数功能 将 d d 的值赋值给的值赋值给 y y 计数器从零开始计数 计数器从零开始计数 实验四实验四 VHDLVHDL 层次化设计方法实验层次化设计方法实验 实验内容 实验内容 精品文档 14欢迎下载14欢迎下载 设计一个设计一个 8 8 位移位寄存器 各个位移位寄存器 各个 D D 触发器模块采用触发器模块采用 VHDLVHDL 语言编写 分别用原理图 语言编写 分别用原理图 VHDLVHDL 语言元件例化语句和生成语句的方法实现语言元件例化语句和生成语句的方法实现 8 8 位移位寄存器的设计 位移位寄存器的设计 D D 触发器源程序 触发器源程序 library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following lines to use the declarations that are provided for instantiating Xilinx primitive components library UNISIM use UNISIM VComponents all entity Dchu is Port CLK in STD LOGIC D in STD LOGIC Q out STD LOGIC CLEAR in STD LOGIC Q N out STD LOGIC end Dchu ARCHITECTURE BEH OF Dchu IS SIGNAL Q1 STD LOGIC 精品文档 15欢迎下载15欢迎下载 BEGIN PROCESS CLEAR CLK Q1 BEGIN IF CLEAR 0 THEN Q1 0 ELSIF CLK EVENT AND CLK 1 THEN Q1 D END IF END PROCESS Q Q1 Q N not Q1 END BEH 波形图 波形图 D D 触发器 触发器 八位移位寄存器 八位移位寄存器 八位移位寄存器原理图 八位移位寄存器原理图 精品文档 16欢迎下载16欢迎下载 元件例化 元件例化 library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL Uncomment the following lines to use the declarations that are provided for instantiating Xilinx primitive components library UNISIM use UNISIM VComponents all entity shift reg 8 com is Port a clk rst in STD LOGIC b out STD LOGIC end shift reg 8 com 精品文档 17欢迎下载17欢迎下载 ARCHITECTURE BEH OF shift reg 8 com IS Component dff1 Port d clk rst in STD LOGIC q out STD LOGIC End component Signal q STD LOGIC VECTOR 8DOWNTO0 BEGIN q 0 a d0 dff1 PORT MAP q 0 clk rst q 1 d1 dff1 PORT MAP q 1 clk rst q 2 d2 dff1 PORT MAP q 2 clk rst q 3 d3 dff1 PORT MAP q 3 clk rst q 4 d4 dff1 PORT MAP q 4 clk rst q 5 d5 dff1 PORT MAP q 5 clk rst q 6 d6 dff1 PORT MAP q 6 clk rst q 7 d7 dff1 PORT MAP q 7 clk rst q 8 b q 4 End str 生成语句 生成语句 library IEEE use IEEE STD LOGIC 1164 ALL use IEEE STD LOGIC ARITH ALL use IEEE STD LOGIC UNSIGNED ALL 精品文档 18欢迎下载18欢迎下载 Uncomment the following lines to use the declarations that are provided for instantiating Xilinx primitive components library UNISIM use UNISIM VComponents all entity shift reg 8 com is Port a clk rst in STD LOGIC b out STD LOGIC end shift reg 8 com ARCHITECTURE BEH OF