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精品文档 1欢迎下载 VerilogVerilog 基础 基础 1 间隔符 空格 b Tab t 换行符 n 换页符 2 注释 3 标识符 关键词 标识符由英文字母 数字 符 下划线组成 以英文字母或下划 线开头 4 逻辑值 0 逻辑假 1 逻辑真x 或 X 不确定状态z 或 Z 高阻态 5 常量 格式 b o d h 二 八 十 十六进制 数字可加下划线 8 b1001 1001 表示 8 位二进制数 10011001 科学计数 5E 4 5 10 4 利用参数定义语句来定义一个标识符表示常量 parameter 参数名 1 常 量 1 参数名 2 常量 2 例 parameter BIT 1 BYTE 8 6 字符串 双撇号内的字符序列 不能分多行书写 表达式或赋值语句中字符串要换 成 无符号整数 用 8 位 ASCII 码表示 一个 8 位 ASCII 码表示一个字符 变量的数据类型 变量的数据类型 1 线网 net type 类型 线网类被定义后若没有被元件驱动 则默认值为高阻态 关键词 wire wire n 1 0 变量名 1 变量名 2 变量 名 n 除 wire 外还有 wand wor tri triand trior trireg 2 寄存器类型 寄存器型变量只能在 initial 或 always 内被赋值 没被赋值默认为 x 状态 4 种类型的寄存器变量 reg 行为描述中对寄存器型变量说明 integer 32 位有符号整数型 real 64 位有符号实型变量 默认值是 0 time 64 位无符号时间型 reg 格式 reg n 1 0 变量名 1 变量名 n 例 integer counter initial initial 是过程语句结构 赋值给寄存器类型变量 counter 1 real 通常用于对实数型常量进行储存运算 例 real delta initial begin delta 4e10 delta 2 13 end integer i initial i delta i 得到的值为 2 time 主要用于储存仿真时间 只储存无符号整数 常调用系统函数 time 例 time current time initial 精品文档 2欢迎下载 current time time VerilogVerilog 基本结构基本结构 module 模块名 端口名 1 端口名 2 端口类型说明 input output inout inout 是双向端口 参数定义 将常量用符号常量代替 非必须结构 数据类型定义 wire reg 等 实例化底层模块和基本门级元件 连续赋值语句 assign 过程块结构 initial 和 always 行为描述语句 endmodule 描述方式 结构描述方式 调用其他已定义好的底层模块对整个电路进行描述 或 直 接调用基本门级元件描述 数据流描述方式 使用连续赋值语句对电路逻辑功能进行描述 行为描述方式 使用过程块语句结构 initial always 组合逻辑电路门级建模组合逻辑电路门级建模 基本门级元件 and 多输入与门 or 多输入或门 xor 多输入异或门 buf 多输出缓冲器 bufif1 高电平有效三态缓冲器 bufif0 低电平有效三态缓冲器 nand 多输入与门 nor 多输入或非门 xnor 多输入异或非门 not 多输入反相器 notif1 高电平有效三态反相器 notif0 低电平有效三态反相器 多输入门 and A1 out in1 in2 in3 多输出门 buf B1 out1 out2 in 三态门 bufif1 B1 out in ctrl notif1 N1 out in ctrl 组合逻辑电路数据流建模组合逻辑电路数据流建模 数据流建模使用的基本语句是连续赋值语句 用于对 wire 型变量进行赋值 由关键词 assign 开始 由操作数和运算符组成的逻辑表达式 2 选 1 数据选择器 wire A B SEL L assign L A if condition expr true statement 精品文档 3欢迎下载 else fale statement if condition expr1 true statement1 else if condition expr2 true statement2 else default statement 注 if 括号中的表达式若为 0 z 或 x 都按 假 处理 否则按 真 处理 2 多支路分支语句 case case case expr item expr1 statement1 item expr2 statement2 default default statement 可省略 endcase 注 若分支后的语句是多条语句 要在多余语句前加上 begin 最后加 上end 3 always always 循环执行条件 表示括号内的任意一个变量发生变化时 其下 面的过程赋值语句就执行一次 执行完最后一句时 执行挂起 等待变量发生 变化 圆括号内的变量被称为敏感变量敏感变量 注 敏感变量互相之间用 or 连接 只能给寄存器变量赋值 reg 型 用用 verilogverilog 描述锁存器和触发器描述锁存器和触发器 1 时序电路建模 always 事件控制表达式 敏感事件表 begin 块内局部变量的定义 过程赋值语句 左边的变量必须为寄存器数据类型 右边随意 end 敏感事件分两种类型 电平敏感 边沿触发 电平敏感 always SEL or a or b SEL a b 中任意一个信号电平发生变化则后面 的语句执行一次 边沿触发 posedge 上升沿 negedge 下降沿 always posedge CP or posedge CR 时钟信号 CP 上升沿到来或清零信号 CR 跳变为低 电平时 执行之后的语句 always 内部的赋值语句 阻塞型赋值语句 号赋值 非阻塞型赋值语句 号赋值 阻塞型赋值语句 按语句由上到下的顺序进行赋值 即 有 先后顺序 非阻塞型赋值语句 并行执行 所有语句同时执行赋值 精品文档 4欢迎下载 注 一个语句块 begin end 中只允许使用一种类型的 赋值方式 时序电路中采用非阻塞型赋值语句 用用 verilogverilog 描述时序逻辑电路描述时序逻辑电路 1 移位寄存器的 Verilog 建模 左移 QQ 2 Q 2 Q 1 Q 1 Q 0 Q 3 1 传给 Q 2 0 右移 Q Q 3 0 Dsr module Test shift74194 S1 S0 D Dsl Dsr Q CP CR input S1 S0 input Dsl Dsr input CP CR input 3 0 D output 3 0 Q reg 3 0 Q always posedge CP or negedge CR if CR Q 4 b0000 else case S1 S0 2 b00 Q Q 2 b01 Q Q 2 0 Dsr 2 b10 Q Dsl Q 3 1 2 b11 Q D endcase endmodule 2 计数器的 Verilog 建模 a 同步二进制计数器 module counter CEP CET PE D CP CR Q TC input CEP CET PE CP CR input 3 0 D output TC output 3 0 Q reg 3 0 Q wire CE 精品文档 5欢迎下载 assign CE CEP assign TC CET always posedge CP or negedge CR if CR Q 4 b0000 else if PE Q D else if CE Q Q else Q Q 1 b1 endmodule b 异步二进制计数器 module ripplecounter Q0 Q1 Q2 Q3 CP CR output Q0 Q1 Q2 Q3 input CP CR D FF FF0 Q0 Q0 CP CR D FF FF1 Q1 Q1 Q0 CR D FF FF2 Q2 Q2 Q1 CR D FF FF3 Q3 Q3 Q2 CR endmodule module D FF Q D CP Rd output Q input D CP Rd reg Q always negedge CP or negedge Rd if Rd Q 1 b0 else Q D endmodule 精品文档 6欢迎下载 c 非二进制计数器 module m10 counter CE CP CR Q input CE CP CR output 3 0 Q reg 3 0 Q always posedge CP or negedge CR if CR Q 4 b1001 Q 4 b0000 else Q Q 1 b1 end else Q Q endmodule 所有实验代码及电路波形 所有实验代码及电路波形 十进制可逆计数器实验 十进制可逆计数器实验 代码一 可逆计数器 module kenijishuqi set cin clk clr upd q co input clk clr upd set input 3 0 cin output reg co output reg 3 0 q always posedge clk or negedge clr begin if clr if set clear 0 begin q cin end else begin q 0 co 0 end 精品文档 7欢迎下载 else begin if upd add counter begin if q 4 d8 co 1 b1 when q 1000b co 1 else co 0 else co 0 if q 4 d9 q q 1 b1 when q0 q q 1 b1 else q 4 d9 end end end endmodule 代码二 BCD 码 七段译码器 module decode4 7 codeout indec input 3 0 indec output 6 0 codeout reg 6 0 codeout always indec begin case indec 4 d0 codeout 7 b1111110 4 d1 codeout 7 b0110000 4 d2 codeout 7 b1101101 4 d3 codeout 7 b1111001 4 d4 codeout 7 b0110011 4 d5 codeout 7 b1011011 4 d6 codeout 7 b1011111 4 d7 codeout 7 b1110000 4 d8 codeout 7 b1111111 4 d9 codeout 7 b1111011 default codeout 7 bx endcase end 精品文档 8欢迎下载 endmodule 移位器使用移位器使用 7419874198 不用代码 不用代码 精品文档 9欢迎下载 PwPw 脉冲控制脉冲控制 m m 代码一 module swm 1 clk out10khz input clk reg 12 0 q5000 output reg out10khz always posedge clk begin if q5000 2499 begin q5000 q5000 1 out10khz 1 end else if q5000 4999 begin q5000 q5000 1 out10khz 0 end else q5000 0 end endmodule 精品文档 10欢迎下载 代码二 module swm 2 clk2 a b cout input clk2 input 3 0 a b output reg cout wire 6