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文档简介
1 河 北 科 技 大 学 实 验 报 告 2010 级 电信 专业 101 班 学号 13 年 5 月 6 日 姓名 同组人 指导教师 于国庆 实验名称 实验三 七段译码显示 成绩 实验类型 设计型 批阅教师 一 实验目的 1 掌握 VHDL 语言的行为描述设计时序电路 2 掌握 FPGA 动态扫描显示电路设计方法 3 熟悉进程 process 和顺序语句的应用 二 实验原理 用 4 个开关作为加法器的一组输入变量 共 4 组输入变量 对每组变量进行译码 变换成 0 F 标准段码 段码中 1 表示段亮 0 表示段灭 一位时钟输入作为扫 描显示位扫时钟 四位位扫输出 依次输出高电平 8 位段码输出 根据位选状态选 择输出四组输入变量的相应译码结果 四组输入采用试验箱 K1 K16 时钟输入选择试验箱 CP1 或 CP2 试验箱 LED 显 示选择动态显示方式 CZ1 开关 ST 选择 OFF 段码 位码分别扫描输出 某个管 的位码有效期间 将其对应的段码输出 各位码依次有效 实现循环扫描显示 将输 入的 16 位二进制数 每 4 位一组 分别显示到 4 个数码管上 0 F 三 实验内容及步骤 1 打开 MUXPLUS II VHDL 编辑器 完成七段译码显示的设计 包括 VHDL 程 序输入 编译 综合 实验程序如下 LIBRARY IEEE USE IEEE STD LOGIC 1164 All ENTITY qiduanyima IS PORT CLK IN STD LOGIC A OUT STD LOGIC VECTOR 3 DOWNTO 0 2 B IN STD LOGIC VECTOR 15 DOWNTO 0 C OUT STD LOGIC VECTOR 6 DOWNTO 0 END qiduanyima ARCHITECTURE simple OF qiduanyima IS BEGIN PROCESS CLK VARIABLE Q INTEGER RANGE 0 TO 5 VARIABLE COUNT STD LOGIC VECTOR 3 DOWNTO 0 BEGIN IF CLK EVENT AND CLK 1 THEN Q Q 1 CASE Q IS WHEN 1 A 3 DOWNTO 0 A 3 DOWNTO 0 A 3 DOWNTO 0 A 3 DOWNTO 0 NULL END CASE CASE Q IS WHEN 1 COUNT 3 DOWNTO 0 B 3 DOWNTO 0 WHEN 2 COUNT 3 DOWNTO 0 B 7 DOWNTO 4 WHEN 3 COUNT 3 DOWNTO 0 B 11 DOWNTO 8 WHEN 4 COUNT 3 DOWNTO 0 B 15 DOWNTO 12 WHEN OTHERS NULL END CASE IF Q 5 THEN Q 0 END IF END IF CASE COUNT IS WHEN 0000 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 C 6 DOWNTO 0 NULL END CASE END PROCESS END ARCHITECTURE simple 2 建立仿真波形文件 使用 MAXPLUS II Simulator 功能进行功能仿真 仿真结果如下 3 目标器件选择与管脚锁定并重新编译 综合 适配 FPGA 型号 EP1K100QC208 3 引脚绑定 4 4 下载并验证结果 NODE 绑定 FPGA 引 脚 对应实验箱上 的 A0PIN 169M1D A1PIN 170M1C A2PIN 172M1B A3PIN 173M1A B0PIN 64KL1 B1PIN 65LK2 B2PIN 67LK3 B3PIN 68LK4 B4PIN 69LK5 B5PIN 70LK6 B6PIN 71LK7 B7PIN 73LK8 B8PIN 74LK9 B9PIN 75LK10 B10PIN 83LK11 B11PIN 85LK12 B12PIN 86KL13 B13PIN 87KL14 B14PIN 88LK15 B15PIN 89LK16 CLKPIN 79CP1 C0PIN 195M4D C1PIN 193M4C C2PIN 192M4B C3PIN 191M4A C4PIN 190M3D C5PIN 189M3C C6PIN 187M3B 5 我们编写的程序是将 16 位 BCD 码 4 个一组分为四组分别进行译码 由于四个数码 管要用同一组段选信号 所以我们采用动态扫描的方式进行输出译码结果 将引脚进行绑定 与硬件配置后便可将程序下载到芯片中 程序下载完毕后我们按下 KL1 KL2 KL8 KL10 KL11 KL12 KL13 KL14 KL15 KL16 几个按键 数码管显示 3 8 E F 验证结果正确 四 实验结果与总结四 实验结果与总结 我们这次 EDA 实验课设计了一个 16 位 4 组七段译码显示电路 实验结果符合预期效果 即任意输入 4 组 4 位 BCD 码 经过编译生成 16 进制数通
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