数字逻辑电路设计(第二版 鲍可进).ppt

习题1 2 将下列二进制数转换成十进制数 八进制数和十六进制数 解 1 3 5 习题1 3 将下列十进制数转换成二进制数 八进制数和十六进制数 解 1 3 5 习题1 4 进行下列数制的转换解 3 4 5 写出下列各数的原码 反码和补码 解 略 习题1 6 已知下列机器数 写出它们的真值 解 X1 原 11011 X1 1011 X2 反 11011 X2 0100 X3 补 11011 X3 0101 X4 补 10000 X4 10000 习题1 1 7完成下列代码之间转换 1 10001 0111 BCD 1991 7 10 2 137 9 10 010001101010 1100 余3 3 10111 余3 1000000001100100 BCD 1 8将下列BCD码转换成十进制数和二进制数 1 1 BCD 683 10 1010101011 2 2 01000101 1001 BCD 45 9 10 101101 1110 21 9试写出下列二进制数的典型Gray码 1 111000 Gray 100100 2 10101010 Gray 11111111 习题2 3 下图所示电路 试问输入信号A B C不同组合时 电路中P点和输出端F的状态 解 当C 1时 三态门输出 P点 为高阻状态 从TTL与非门电路可知 输入为高阻态 等同于悬空 时 相当于输入为高电平 C 0时 C 1时 根据表达式 列出真值表即可 列真值表时请按二进制顺序表 习题2 4 分别列出3输入异或F 和3输入同或F A B C的真值表 解 根据异或和同或运算的关系列表如下 习题2 8 写出图2 50中各电路输出与输入之间的逻辑表达式 所有门电路都是CMOS电路 解 参考P29图2 18 二极管与门 可知 习题2 参考P29图2 18 二极管或门 可知 习题2 同样 根据二极管与门 或门电路 可知 习题2 9 写出下图所示电路输出端的逻辑表达式 解 本题中集电极开路的OC门实现线与功能和电平转换的功能 习题3 2 1 2 其他方法 习题3 3 将下列函数转换为由 标准积之和 及 标准和之积 形式表示的函数代数法 公式法 表格法 真值表 1 F m2 m3 m5 m6 m7 m 2 3 5 6 7 M 0 1 4 3 F M 0 1 2 3 4 5 6 7 m 0 习题3 4 用卡诺图化简法求出下列逻辑函数的最简 与或 表达式和最简 或与 表达式 1 F A B C D 其它解法 习题3 3 习题3 5 用卡诺图化简法求下列逻辑函数的最简 与或 表达式 4 其它解法 习题3 5 其它解法 习题3 10 分析图示求补电路 要求写出输出函数表达式 列出真值表 验证性分析题求补概念 第一章 注意高低位顺序 习题3 11 图示为两种十进制代码的转换器 输入为余3码 分析输出是什么代码 列出真值表可知输出为8421BCD码 习题3 12 分析图3 58所示的组合逻辑电路 假定输入是一位十进制数的8421码 试说明该电路的功能 解 由电路图直接写出输出表达式 F A BC BD 习题3 表达式 F A BC BD真值表如下表所列 由真值表可知该电路实现的功能是 判断输入的十进制数是否对于或等于5 可以实现4舍5入功能 习题3 13 图3 59是一个受M控制的4位二进制自然码和Gray码相互转换的电路 M 1时 完成二进制自然码至Gray码的转换 当M 0时 完成相反的转换 请说明之 习题3 解 由电路图直接写出输出表达式 当M 1时 输出表达式为 Y3 X3 Y2 X3 X2 Y1 X2 X1 Y0 X1 X0当M 0时 输出表达式为 Y3 X3 Y2 X3 X2Y1 X3 X2 X1 Y0 X3 X2 X1 X0可见 当M 1时电路确实能完成二进制自然码至Gray码的转换 当M 0时 完成相反的转换 习题3 14分析图3 60所示的组合逻辑电路 回答以下问题 假定电路的输入变量A B C和输出函数F G均代表1位二进制数 请问该电路实现什么功能 若将图中虚线框内的反向器去掉 即令X点和Y点直接相连 请问该电路实现什么功能 若将图中虚线框内的反向器改为异或门 异或门的另一个输入端与输入控制变量M相连 请问该电路实现什么功能 习题3 解 由电路图直接写出输出表达式 F A B C G B C BC 1 列出真值表如下表所示 全减器 习题3 2 若将图中虚线框内的反向器去掉 即令X点和Y点直接相连 则函数表达式变为 F A B C G AB AC BC列出真值表如下表所示 全加器 习题3 3 若将图中虚线框内的反向器改为异或门 异或门的另一个输入端与输入控制变量M相连 则函数表达式变为 F A B C G A M B A M C BC当M 0时 表达式为F A B C G AB AC BC可见 此时与 2 相同 实现全加器的功能 当M 1时 表达式为F A B C G B C BC可见 此时与 1 相同 实现全减器的功能 因此 3 的功能是实现可控的全加 全减器功能 控制变量M 0时为全加器 M 1时为全减器 习题3 3 16设A B C为某密码锁的3个按键 当A键单独按下时 锁既不打开也不报警 只有当A B C或者A B或者A C分别同时按下时 锁才能被打开 当不符合上述条件时 将发出报警信号 试用 与非 门设计此密码锁的逻辑电路 解 设按键按下的状态为1 没按下为0 F为锁是否打开信号 打开时F为1 否则为0 G为是否报警信号 输出1时报警 输出0时不报警 根据题意列真值表如下表所示 习题3 16题真值表 习题3 根据真值表可以画出F和G的卡诺图如下图所示 由卡诺图的输出表达式为 电路图略 习题3 3 21设计一个1位二进制加 减法器 该电路在M的控制下进行加 减运算 当M 0时 实现全加器功能 当M 1时 实现全减器功能 解 设被加 被减数为A 加数 减数为B 低位来的进位 借位为C 和 差为F 向高位的进位 借位为F 据题意列真值表如下表所示 习题3 习题3 由真值表画出卡诺图如下图所示 可得输出表达式为 电路图略 习题3 3 27用VHDL语言描述一个1位十进制数的数值范围指示器 电路的输入为一位十进制数的8421码 当输入的十进制数大于或等于5时 输出为1 否则为0 解 程序清单如下 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYabove5ISPORT bcd in INSTD LOGIC VECTOR 3DOWNTO0 f OUTSTD LOGIC ENDabove5 ARCHITECTUREbehaveOFabove5IS 习题3 BEGINWITHbcd inSELECTf 1 WHEN 0101 1 WHEN 0110 1 WHEN 0111 1 WHEN 1000 1 WHEN 1001 0 WHENOTHERS ENDbehave 习题3 LIBRARYieee USEieee std logic 1164 all USEieee std logic unsigned all entityabove5 1isport bcd in instd logic vector 3downto0 f outstd logic endabove5 1 architecturebehaveofabove5 1isbeginprocess bcd in beginif bcd in 5andbcd in 10 thenf 1 elsef 0 endif endprocess endbehave 习题3 3 29图3 64所示电路有无险象 若有 请说明出现险象的输入条件 经修改设计后画出无险象的电路图 习题3 解 a 由电路图可直接写出输出函数表达式为 由表达式可知 A D的变化存在产生险象的可能性 进一步用代数法验证可知 当BCD 001时 可能产生1型险象 当ABC 110时 可能产生0型险象 当ABC 111时 可能产生0型险象 F化简后为 虽然D的变化存在险象的可能性 但验证后可知 不再会产生险象 习题3 由电路图写出输出函数表达式为 由表达式可知 A B D的变化存在险象的可能性 进一步验证可知 当BCD 010时 可能产生0型险象当ACD 011时 可能产生0型险象当ABC 000时 可能产生1型险象F化简后为 进一步用卡诺图 卡若图如下图所示 找冗余项后变换为 习题3 做此类题目时应注意 判断原电路图是否有险象 写出表达式后不能化简 因为化简后就与原电路不对应了 习题3 3 30 1 程序实现的是三人表决器的功能 a b c为参与表决的变量输入 1表示同意 0表示反对 f为表决结果的输出 1表示通过 0表示被否决 2 程序实现的是三态传输门的功能 当使能信号en为1时 输入数据din直接送到dout端口上 否则输出端口为高阻状态 3 程序实现的是8位单向总线缓冲器的功能 当使能信号en为1时 8位输入数据a直接送到输出端b 否则输出端为高阻状态 习题3 4 程序实现的是8位双向总线缓冲器的功能 当使能信号en和方向信号dir同时为1时 8位数据从ain传送到bout 直接送到输出端b 当使能信号en为1 而方向信号dir为0时 8位数据从bin传送到aout 直接送到输出端 否则输出端为高阻状态 5 程序实现的是对8位输入数据din求补的功能 补数输出为dout 习题4 1 将下图所示的波形加在基本RS触发器上 试画出触发器输出端Q和的波形 设触发器的初始状态为0 解 习题4 2 下图所示为或非门组成的基本RS触发器的逻辑电路和逻辑符号 试写出次态真值表和次态方程 解 次态真值表 次态方程为 习题4 3 已知同步RS触发器的输入信号如下图所示 试分别画出Q和端的波形 设触发器初始状态为0 解 同步RS触发器在CP的高电平期间 输出随输入的变化而变化 要注意什么情况下出现两个输出端逻辑关系破坏和状态不定的情况 从而在实际使用中注意正确使用 输出波形如上图所示 习题4 7 根据下图所示的波形 分别画出上升沿和下降沿D触发器输出端Q的波形 设初始状态均为0 解 注意直接复位和直接置位信号不受CP控制 具有优先控制作用 习题4 10 试利用触发器的次态方程写出下图各触发器次态Qn 1与现态Qn 输入A B之间的逻辑函数式解 先写出触发器的激励方程 然后根据触发器的次态逻辑函数式写出次态Qn 1与现态Qn 输入A B之间的逻辑函数式 b c a 习题5 1 简化表5 37和表5 38所示的状态表 表5 37 表5 38 习题5 解 表5 37化简步骤如下 画隐含表 如图5 1所示 顺序比较 得出等价的状态对 该例没有 关联比较 AC CE 所以AC不等价 习题5 列出最大等价类 本例中得最大等价类为 A D B E C F G H 将最大等价类 A D B E C F G H 分别用新符号a b c d e表示 得最简状态表如下表所示 习题5 解 b 化简步骤如下 画隐含表 顺序比较 得出相容的状态对 A D B C C E 关联比较 AB CE 所以AB相容 AE BD 则AE不相容BE BD 所以BE不相容 CECD CE 所以CD相容 得到全部相容状态对 A D B C C E A B C D 作合并图 求最大相容类 习题5 作合并图 求最大相容类 图中没有构成一个全互连多边形 所以找到最大相容类就是如下相容对 A D B C C E A B C D 相容类 A D B C C E 满足最小 闭合和覆盖三个条件 所以取相容类 A D B C C E 分别命名为a b c 得最简状态表如下表所示 习题5 2 根据状态分配方法 分别对状态表5 39和表5 40进行状态分配 列出二进制状态表 表5 37 表5 38 习题5 解 表5 39 状态分配的原则为 1 在相同输入条件下 次态相同 现态应给于相邻编码 AB AC BC应相邻编码 2 在不同输入条件下 同一现态的次态应相邻编码 AB BC BD应相邻编码 3 输出完全相同 两个现态应相邻编码 AB AC BC应相邻编码 习题5 综合上述要求 AB AC应给予相邻编码 借用卡诺图 很容易得到满足上述相邻要求的状态分配方案 如图所示 根据该图可得状态编码为 A 00 B 01 C 10 D 11 习题5 解 表5 40 状态分配的原则为 1 在相同输入条件下 次态相同 现态应给于相邻编码 AD BC BE CE应相邻编码 2 在不同输入条件下 同一现态的次态应相邻编码 BE AD BC应相邻编码 3 输出完全相同 两个现态应相邻编码 AE应相邻编码 习题5 综合上述要求 AD BC BE CE应给予相邻编码 借用卡诺图 很容易得到满足上述相邻要求的状态分配方案 如图所示 根据该图可得状态编码为 A 000 B 011 C 001 D 010 E 111 二进制状态表略 注意无关项 习题5 3 试分析下图所示的时序电路的逻辑功能 画出状态表和状态图 解 由电路图可写出激励函数 输出函数 习题5 将激励函数 输出函数表示在卡诺图上如下图所示 因为是D触发器 该卡诺图也就是二进制形式的状态表 1111 检测器 表格法请自己练习 习题5 11 试分析下图所示的计数器在M 1和M 0时各为几进制 解 M 0是8进制计数器 M 1是6进制计数器 习题5 12 下图所示电路是可变进制计数器 试分析当控制变量A为1和0时电路各为几进制计数器 解 A 0是10进制计数器 A 1是12进制计数器 习题5 13 设计一个可控进制计数器 当输入控制变量M 0时工作在五进制 M 1时工作在十五进制 请标出计数输入端和进位输出端 解 当M 0时 计数器计到0100时 与非门输出低电平 使端有效 允许从输入端置数 在下一个时钟脉冲来到时 将输入端的0000送到输出状态Q3Q2Q1Q0 端又变为高电平 计数器继续计数 所以计数状态从0000 0001 0010 0011 0100再到0000进行循环计数 实现5进制计数器 当M 1时 计数器计到1110时 与非门输出低电平 使端有效 允许从输入端置数 在下一个时钟脉冲来到时 将输入端的0000送到输出状态Q3Q2Q1Q0 端又变为高电平 计数器继续计数 所以计数状态从0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110再到0000进行循环计数 实现15进制计数器 习题5 习题5 解法2 习题5 18作1010序列检测器的状态图 状态表 已知检测器的输入输出序列如下 序列可以重叠 输入 0010100101010110 输出 0000010000101000 解 状态图 状态表为 习题5 21 试用JK触发器设计一个 101 序列检测器 该同步时序网络有一根输入线x 一根输出线Z 对应于每个连续输入序列 101 的最后一个1 输出Z 1 其它情况下Z 0 例如 x010101101Z000101001解 根据题意得状态图 状态表 注意 序列允许重叠 习题5 对状态表进行状态分配 令A B C分别为00 01 10 可得Y Z矩阵如下 根据Y Z矩阵可以得到电路的次态方程和输出方程 习题5 作如下变换并与触发器的次态方程比较得 电路图略 习题5 25 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYcounterISPORT clock clear count INSTD LOGIC q OUTSTD LOGIC VECTOR 3DOWNTO0 ENDcounter ARCHITECTUREoneOFcounterISSIGNALpre q STD LOGIC VECTOR 3DOWNTO0 BEGINPROCESS clock clear count BEGINIFclear 1 THENpre q pre q pre q ELSIF clock 1 ANDclock EVENT THENIFcount 1 THENpre q pre q 1 ENDIF ENDIF ENDPROCESS q pre q ENDONE 功能 16进制计数器信号作用 clock 时钟clear 异步清零count 计数控制q 状态输出 习题5 25 习题5 26 1 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC UNSIGNED ALL ENTITYcounterISPORT clk clr 1 ld 1 enp ent INSTD LOGIC d INstd logic vector 3DOWNTO0 q OUTstd logic vector 3DOWNTO0 rco OUTSTD LOGIC ENDcounter ARCHITECTUREoneOFcounterISSIGNALiq std logic vector 3DOWNTO0 BEGINPROCESS clk ent enp iq BEGINIFclk EVENTANDclk 1 THENIFclr 1 1 THENiq 0 ELSIFld 1 0 THENiq d ELSIF entANDenp 1 AND iq 9 THENiq 0 0 0 0 ELSIF entANDenp 1 THENiq iq 1 ENDIF ENDIF IF iq 9 AND ent 1 THENrco 1 ELSErco 0 ENDIF ENDPROCESS q iq ENDONE 习题5 功能 10进制计数器 类似74160 习题5 26 2 10进制计数器 74160 请与26 1 比较26 3 状态图如下图 可见实现的是 101 序列检测 习题6 1 图6 81所示电路中的每一方框均为输出低电平有效的2 4线译码器 其使能端为低电平有效 要求 1 写出电路工作时 的逻辑表达式 2 说出电路的逻辑功能 习题6 解 1 当CD 00时 0 即 0 上面一排最左边的译码器工作 此时当AB 0时 0 因此 的逻辑表达式为 同理可以写出其他几个逻辑表达式为 2 由 1 的分析可知该电路实现的是4 16线译码器的功能 其中A B C D为译码输出端 为低电平有效的译码输出端 习题6 4 由3 8线译码器74LS138和8选1数据选择器74LS151组成的电路如下图所示 图中X2X1X0和Z2Z1Z0为2个3位二进制数 试分析此电路所完成的逻辑功能 习题6 解 74LS138和74LS151的使能端 恒为有效电平 当输入X2X1X0和Z2Z1Z0同时为0时 输出Y 此时 为1 当输入X2X1X0 000而Z2Z1Z0 001时 输出Y 此时为0 为1 同理可知 当X2X1X0 Z2Z1Z0时 输出Y 0 当X2X1X0 Z2Z1Z0时 输出Y 1 综上分析 该电路实现的是判断两个3位二进制数值是否相等的数值比较器 当输入X Z时 输出Y 0 否则 Y 1 习题6 6 分析下图所示的由8选1数据选择器组成的电路 说明其实现的逻辑功能 习题6 解 由8选1数据选择器的功能和本题的连接图可知 当ABC