一位全减器的VHDL设计

一位全减器的一位全减器的 VHDL 设计设计 理工学院理工学院03电信 电信 2 班 班 黄金凤黄金凤 一 实验目的 1 熟悉 Max PlusII 和 GW48EDA 开发系统的使用 2 掌握一位半减器的 VHDL 设计 3 掌握一位半减器构建一位全减器的方法 4 元件例化语句的使用 二 实验原理 由两个半减器和一个或门构成一个全减器 首先 一位半减器的逻辑表达式 yxouts yxyxyxdiff 输 入 输 出 x y diff s out 0000 0111 1010 1100 表一 半减器的真值表 其次 一位全减器的逻辑表达式 diffinsuboutsoutsub diffinsubdiffr 输 入输 出 sub ins outdiffdiffrsub out 0 0000 00110 01001 01111 10100 11011 11101 表二 一位全减器的真值表 根据上述的真值表了解半减器和全减器 并设计出 VHDL 的程序 描述半减器的 VHDL 的程序如下 ENTITY halfsub IS PORT A B IN BIT T C OUT BIT END halfsub ARCHITECTURE halfsub arc OF halfsub IS BEGIN PROCESS A B BEGIN T A XOR B AFTER 10 ns C NOT A AND B AFTER 10 ns END PROCESS END halfsub arc 其波形图如下 描述或门的 VHDL 程序如下 ENTITY orgate IS PORT A1 B1 IN BIT O1 OUT BIT END orgate ARCHITECTURE orgate arc OF orgate IS BEGIN O1 A1 OR B1 END orgate arc 然后设计全减器 以一些中间信号 temp T temp c1 和 temp c2 将两个半减器 一个或门的端口连接起来形成 对全减器的结构描述 图 10 5 b 所示虚线框有各元件之间的连线命名 下面是全减器的 VHDL 程序描述 ENTITY fullsub IS PORT I1 I2 C IN IN BIT FT C OUT OUT BIT END fullsub ARCHITECTURE fullsub arc OF fullsub IS SIGNAL temp T temp c1 temp c2 BIT COMPONENT halfsub PORT A B IN BIT T C OUT BIT END COMPONENT COMPONENT orgate PORT A1 B1 IN BIT O1 OUT BIT END COMPONENT BEGIN U0 halfsub PORT MAP I1 I2 temp T temp c1 U1 halfsub PORT MAP temp T C IN FT temp c2 U2 orgate PORT MAP temp c1 temp c2 C OUT END fullsub arc 其波形图如下 三 实验步骤 1 打开 Max PlusII 软件 启动 File New 菜单命令 选择 Text Editor File 点击 OK 2 在空白文件中输入如上的实验原理描述半减器的 VHDL 的程序 并保存 3 在菜单 File Save As 中键入文件名 halfsub vhd 点击 OK 4 启动 Max PlusII Compiler 点击 Start 编译结束 按 确定 5 再启动 File New 菜单命令 选择 Text Editor File 点击 OK 在空白文件中输入如上的实验原理描述或门 的 VHDL 的程序 并保存 6 在菜单 File Save As 中键入文件名 orgate vhd 点击 OK 7 启动 Max PlusII Compiler 点击 Start 编译结束 按 确定 8 启动 File New 菜单命令 选择 Text Editor File 点击 OK 在空白文件中输入如上的实验原理描述全减器 的 VHDL 的程序 并保存 9 在菜单 File Save As 中键入文件名 fullsub vhd 点击 OK 10 启动 Max PlusII Compiler 点击 Start 编译结束 按 确定 11 打开实验箱的电源 并把它和计算机相连 11 启动 Assign Device 选择和实验箱相同的设备名 点击 OK 12 选用模式 5 从 PIO0 PIO7 选择 3 个作为输入 从 PIO8 PIO15 中选择 2 个作为输出 根据实验箱配备的 实验书 选择相应的引脚号输入 Assign Pin Location Chip 中 13 启动 File Project 中的 Set Project to Current File 再启动 Max PlusII Programmer 点击 Configure 14 根据实验箱相应的数码管的亮暗来判断正确与否 15 实验结束关闭计算机和实验箱的电源 四 实验仪器 计算机 GW 48 型 EDA 实验箱 五 实验总结 本实验是用 VHDL 的程序来仿真 根据实验箱上数码管的亮暗以达到全减器的功能 在实验过程中 要特别 注意先编译再下载 要把程序的文件名改为和实体名一样的 VHD 文件才能使程序编译通过 在设