eda-16路数显示报警器-课程设计

燕山大学 课课 程程 设设 计计 说说 明明 书书 题目 题目 1616 路数显示报警器路数显示报警器 学院 系 学院 系 电气工程学院电气工程学院 年级专业 年级专业 0808 级应用电子级应用电子 4 4 班班 学学 号 号 0 0 学生姓名 学生姓名 鲁泽渠鲁泽渠 指导教师 指导教师 吕宏诗吕宏诗 张强张强 教师职称 教师职称 实验师实验师 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 2 页 燕山大学课程设计 论文 任务书燕山大学课程设计 论文 任务书 院 系 电气工程学院 基层教学单位 电子实验中心 学 号 0 学生姓名鲁泽渠专业 班级 08 应电 4 班 设计题目16 路数显示报警器 设 计 技 术 参 数 设计 16 路数显报警器 16 路中某一断开时 可用高低电平表示断开和接通 用十进制数显示该路编号 并发出声音信号 报警时间持续 10 秒 当多路报警时 具有优先级 并降低优先级的报警存储 处理完成 手动拨 为 0 高优先级报警后 再处理之 设 计 要 求 在动态数码管上显示路数 用 16 个拨码开关控制 16 路 用蜂鸣器发出蜂鸣 工 作 量 学会使用 Max PlusII 软件 Verilog HDL 语言和实验箱 独立完成电路设计 编程下载 连接电路和调试 参加答辩并书写任务书 工 作 计 划 1 了解 EDA 的基本知识 学习使用软件 Max PlusII 下发任务书 开始电 路设计 2 学习 Verilog HDL 语言 用 Verilog HDL 进行程序设计 3 学习使用实验箱 继续电路设计 4 完成电路设计 5 编程下载 连接电路 调试和验收 答辩并书写任务书 参 考 资 料 数字电子技术基础 阎石主编 高等教育出版社 EDA 课程设计 A 指导书 郑兆兆等编 指导教师签字吕宏诗 张强基层教学单位主任签字金海龙 说明 此表一式四份 学生 指导教师 基层教学单位 系部各一份 2011 年 1 月 12 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 3 页 目目 录录 第 1 章摘要 4 第 2 章引言 4 第 3 章设计说明 5 3 1 设计思路 5 3 2 模块介绍 5 第 4 章 Verilog HDL 设计源程序 7 第 5 章 波形仿真图 12 第 6 章 管脚锁定及硬件连线 14 心得体会 15 参考文献 16 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 4 页 第一章第一章 摘要摘要 这次 EDA 课程设计 我做的是 16 路数显示报警器 基于设计要求 从 verilog HDL 语言入手 首先简单介绍一下 EDA VHDL 等的有关知识 然后介绍我的设计思想 在 用 VHDL 语言写出程序代码 还附上各个模块的仿真波形图 最后是一些心得体会 第二章第二章 引言引言 数字电路主要是基于两个信号 用数字信号完成对数字量进行算术运算和逻辑运算 的电路我们称之为数字电路 它具有逻辑运算和逻辑处理等功能 数字电路可以分为组合 逻辑电路和时序逻辑电路 EDA 简介 20 世纪 90 年代 国际上电子和计算机技术较先进的国家 一直在积极探索新的电 子电路设计方法 并在设计方法 工具等方面进行了彻底的变革 取得了巨大成功 在 电子技术设计领域 可编程逻辑器件 如 CPLD FPGA 的应用 已得到广泛的普及 这些器件为数字系统的设计带来了极大的灵活性 这些器件可以通过软件编程而对其硬 件结构和工作方式进行重构 从而使得硬件的设计可以如同软件设计那样方便快捷 这 一切极大地改变了传统的数字系统设计方法 设计过程和设计观念 促进了 EDA 技术 的迅速发展 EDA 是电子设计自动化 Electronic Design Automation 的缩写 在 20 世纪 90 年代初从计算机辅助设计 CAD 计算机辅助制造 CAM 计算机辅助测试 CAT 和计算机辅助工程 CAE 的概念发展而来的 EDA 技术就是以计算机为工 具 设计者在 EDA 软件平台上 用硬件描述语言 HDL 完成设计文件 然后由计算机自 动地完成逻辑编译 化简 分割 综合 优化 布局 布线和仿真 直至对于特定目标 芯片的适配编译 逻辑映射和编程下载等工作 EDA 技术的出现 极大地提高了电路设 计的效率和可行性 减轻了设计者的劳动强度 Verilog HDL 简介 Verilog HDL 是一种硬件描述语言 HDL Hardware Discription Language 是一 种以文本形式来描述数字系统硬件的结构和行为的语言 用它可以表示逻辑电路图 逻 辑表达式 还可以表示数字逻辑系统所完成的逻辑功能 Verilog HDL 有如下特点 1 能够在不同的抽象层次上 如系统级 行为级 RTL 级 门级和开关级 对设计系统 进行精确而简练的描述 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 5 页 2 能够在每个抽象层次的描述上对设计进行仿真验证 及时发现可能存在的错误 缩短 设计周期 并保存整个设计过程的正确性 3 由于代码描述与工艺过程实现无关 便于设计标准化 提高设计的可重用性 如果有 C 语言的基础 只需很短时间就能学会和掌握 Verilog HDL 语言 因此 Verilog HDL 语言可以作为学习 HDL 设计方法的入门和基础 第第 3 3 章章 设计说明设计说明 3 13 1 设计思路设计思路 本设计是一个具有优先级的定时报警系统 整个系统有三部分构成 信号输入模 块 报警器模块 动态 LED 显示模块 信号输入模块对输入信号做出响应 输出此时优 先级高的断开路线号 该路线号经过 7 段译码后送入数码管显示输出 同时控制模块还 输出错误信号 报警器在收到错误信号后产生一个长为 10 秒的脉冲 驱动后续的扬声 器电路发出警报 连续发生的错误信号并不会导致报警时间延长 只有当所有故障被排 除后 报警器模块才会复位 同时 2 位数码管显示的总是此时优先级最高的断开路线好 如果无故障发生 数码管显示 00 3 23 2 模块介绍模块介绍 1 信号输入模块 此模块共有 16 个拨码开关作为输入信号 用 S1 S16 表示 当开关无输入时 都处 于低电平状态 当有一路断开始 会产生一个 ENA 的输出信号 并使其值为一 以作为 报警器模块的高电平鉴别信号 同时 当开关有输入时 会产生一个六位的二进制输出 信号 NUM 此信号表示动作的开关信号 他是作为动态显示模块的输入信号 原理结构 图如下 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 6 页 2 报警模块 报警模块共有两个输入信号 ENA 和 CLK 一个输出信号 OUT 当从信号输入模块检 测到有开关输入时 ENA 信号以置 1 CLK 上升沿考来时 有程序将 OUT 置 1 蜂鸣器发 出报警信号 并且进入一个 10 秒的循环周期 时间到达后 跳出循环 蜂鸣器停止报 警 原理结构如下 3 数码管显示模块 这个模块有两个输入信号 其中一个是信号输入模块的输出 NUM 作为输入 设为 N 4 0 另一个是时钟输入端 作为扫描数码管的频率信号 采用 750KHZ 的高频信号 输出信号为 SS0 SS1 SS2 是动态数码管的片选段 当其为 111 时选中 7 管 为 110 时 选中 6 管 另一个输出为 0 显示动作开关的序号 时钟信号交替的选中 6 7 两个 管子 从而实现数码显示的功能 原理结构如下 4 顶层模块 顶层模块的作用是将各个模块组合到一起 从而实现最终的功能 其输入极为各个 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 7 页 模块的输入 两个时钟信号 还有 16 个拨码开关的输入 其输出为数码管显示和报警 器 原理结构图如下 第四章第四章 VerilogVerilog HDLHDL 设计源程序为设计源程序为 1 输入模块 module in s ena num ENA 作为报警器高电平的鉴别信号 input 15 0 s output ena output 6 0 num 六位二进制输出信号 作为动态显示模块的输入信号 reg ena reg 6 0 num always s begin if s 4 h0000 begin ena 0 num b end else begin ena 1 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 8 页 if s 0 1 num b else if s 1 1 num b else if s 2 1 num b else if s 3 1 num b else if s 4 1 num b else if s 5 1 num b else if s 6 1 num b else if s 7 1 num b else if s 8 1 num b else if s 9 1 num b else if s 10 1 num b else if s 11 1 num b else if s 12 1 num b else if s 13 1 num b else if s 14 1 num b else if s 15 1 num b end end endmodule 2 蜂鸣器模块 module speaker clk ena cout input clk ena output cout reg cout reg 3 0 t always posedge clk 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 9 页 begin if ena if ena t 0 end always begin if t 11 t 0 cout b0 else cout b1 end endmodule 3 数码显示模块 module show a q clk ss0 ss1 ss2 input 6 0 a input clk CLK 扫描数码管频率信号 output 6 0 q output ss0 ss1 ss2 reg 6 0 q reg m reg ss0 ss1 ss2 always posedge clk begin m m 1 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 10 页 if m b10 m b0 end always posedge clk begin if m b0 begin ss0 1 ss1 1 ss2 1 case a b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b b q b 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 11 页 default q b endcase end else if m b1 begin ss0 0 ss1 1 ss2output pin 38 Clk1 input pin 74 Clk2 input pin 71 Q0 output pin 175 Q1 output pin 177 Q2 output pin 187 Q3 output pin 190 Q4 output pin 192 Q5 output pin 195 Q6 output pin 197 S 0 input pin 39 S 1 input pin 40 S 2 input pin 41 S 3 input pin 44 S 4 input pin 45 S 5 input pin 46 S 6 input pin 47 S 7 input pin 53 S 8 input pin 174 S 9 input pin 176 S 10 input pin 179 S 11 input pin 189 S 12 input pin 191 S 13 input pin 193 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 15 页 S 14 input pin 196 S 15 input pin 198 SS0 output pin 75 SS1 output pin 85 SS2 output pin 87 引线说明 前八个拨码开关使用数字开关组 B 需外接引线 后八个拨码开关采用数字 开关组 A 其已经进行内所 无需外部接线 两个脉冲信号需外接频率组模块 一个使 用低频组 HZ 另外一个接高频组 750KHZ 两个频率信号的引脚分别为 21 和 H5 附 BCD 七段数码管的真值表 输入 输出 D C B A Y1 Y2 Y3 Y4 Y5 Y6 Y7 字形 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 2 0 0 1 1 1 1 1 1 0 0 1 3 0 1 0 0 0 1 1 0 0 1 1 4 0 1 0 1 1 0 1 1 0 1 1 5 0 1 1 0 1 0 1 1 1 1 1 6 0 1 1 1 1 1 1 0 0 0 0 7 1 0 0 0 1 1 1 1 1 1 1 8 1 0 0 1 1 1 1 0 0 1 1 9 心得体会 心得体会 燕 山 大 学 课 程 设 计 说 明 书 共 18 页 第 16 页 两周的 EDA 课设 感觉过得很快 遇到了很多困难