任意波形发生器设计

学号 毕毕业业设设计计 题 目 任意波形发生器设计 作 者刘 慧届 别 2016 院 部物理与电子学院专 业 电子科学与技术 指导老师易立华职 称副教授 完成时间 2016 05 毕业设计 I 摘摘 要要 任意波形发生器 Arbitrary Waveform Generator AWG 作为一种多波型的信号 发生器 它不仅可以产生锯齿波 正弦波等常规波形 而且还能表现出载波调制 的多样化特点 使波形发生调幅 调相 调频和脉冲调制等 甚至能利用计算机 软件实现波形的编辑 生成用户所需要的任意波形 任意波形发生器广泛应用于 自动控制 电子电路和科学试验领域 是一款给电子测量工作提供符合技术要求 的电信号设备 因此在各个领域都得到迅猛的发展 本论文设计一款任意波形发 生器 该系统由输入模块 FPGA 模块 DAC 数模转换模块 显示模块 4 个部分 组成 该设计将虚拟化的仪器技术 串行总线接口技术和直接数字频率合成技术 完美地结合在一起 以现场可编程门阵列 FPGA 作为硬件基础 然后再通过 逻辑设计 系统软件设计和系统硬件电路设计 实现了一款基于直接数字频率合 成技术的低成本 便携式 可扩展的可立即使用的任意波形发生器 关键词关键词 数字频率合成器 verilog FPGA 仿真 毕业设计 II Abstract Arbitrary waveform generator Arbitrary Waveform Generator AWG is a multi wave signal generator It can not only generates a sawtooth wave sine wave and so on conventional waveform and the diversification of the modulated carrier so that the waveform occurrence amplitude modulation phase modulation frequency modulation and pulse modulation Can even use computer software to realize the waveform of the editor the user needs to generate arbitrary waveform Arbitrary waveform generator is widely used in the field of automatic control electronic circuit and scientific experiment It is an electrical signal equipment which meets the technical requirements for electronic measurement This paper designs an arbitrary waveform generator which is composed of 4 parts input module FPGA module DAC module and display module The design the virtual instrument technology serial bus interface technology and direct digital frequency synthesis technology perfect combination together convertible to field programmable gate array FPGA as the basis of hardware and then through the logic design system software design and the hardware circuit design and the implementation of a arbitrary waveform generator based on direct digital frequency synthesis technology of low cost portable scalable and can be immediately used Keywords Digital frequency synthesizer Verilog FPGA Simulation 毕业设计 III 目 录 摘 要 I Abstract II 第一章 绪 论 1 1 1 引言 1 1 2 任意波形发生器国内外发展现状 1 1 3 问题的提出 2 1 4 主要研究工作及内容安排 2 第二章 直接数字频率合成器原理及性能分析 3 2 1 直接数字频率合成技术的基本原理 3 2 2 DDS 技术的性能分析 4 第三章 FPGA 设计流程 6 3 1 FPGA 简介 6 3 2 FPGA 的优点 6 3 3 FPGA 的设计结构 7 第四章 针对任意波形发生器的系统设计 9 4 1 系统设计 9 4 2 FPGA 的模块划分 9 4 2 1 时钟模块 10 4 2 2 D A 转换模块 11 4 2 3 48 位寄存器设计 11 4 2 4 地址发生器模块 12 4 2 5 波形数据存储器设计 13 4 2 6 任意波形输出模块 14 4 3 任意波形发生器的 FPGA 实现 14 第五章 总结与展望 16 参考文献 17 致 谢 18 附 录 19 毕业设计 1 第一章 绪 论 1 1 引言 波形发生器是我们生活中一种十分常见的电子测试仪器 能够为待测电路形 成需要的数据信号 不仅具有精度很高 很好的稳定性 操作很简单等众多优点 而且还能对波形 波形的频率 波形的幅值和波形图的状态控制 甚至被用来虚 拟出各种各样复杂而繁琐的信号 随着通信 雷达的不断发展 对信号源的频率 稳定度 频谱纯度 频率范围和输出频率的个数以及信号波形的形状也提出越来 越多的要求 不仅要求能产生正弦波 方波等标准波形 还能根据需要产生任意 波形 且操作方便 输出波形质量好 输出频率范围宽 输出频率稳定度 准确 度及分辨率高 频率转换速度快且频率转换时输出波形相位连续等 可见 研究 制作高性能的任意波形发生器十分有必要 而且意义重大 伴随着经济技术的飞速发展 电子科学领域的不断进步 开发具有高性能的 达到人们所需要的波形发生器受到了电子科学界的极大关注 传统的信号发生器 在某些特殊的情况已经不再能满足人们的需求 主要是因为在大多数的研究领域 中 不仅要求一些规则的信号 同时还要求一些不规则信号来应用于特殊的系统 研究 因此 人们对所需激励源的测试要求不断提高 尤其是对于波形发生器输 出波形的类型 波形的频率范围 频率精度以及频率的稳定度都提出了更高的要 求 现在市面上的波形发生器大都采用了 DDS Direct Digital Synthesizer 直接 数字式频率合成器 技术 这种技术由美国学者 J Tierney C M Rader 和 B Gold 于 1971 年首次提出 但是由于 DDS 芯片内部的数据结构等都是固定的 不容易 改变 使得输出波形的种类有限 系统的可配置性和灵活性也被受到了限制 而 且功耗还是比较大 成本也比较高 后来 伴随着现场可编程门阵列 FPGA 技术 的日益发展 越来越多的人开始关注利用 FPGA 技术来完成波形发生器的设计 1 2 任意波形发生器国内外发展现状 由于国外对波形发生器的研究相对于国内来说起步比较早 它们的产品无论 在技术上 还是在市场占有率上都处于有利领先的地位 为了打破国外波形发生 器的垄断的格面 并缩小我过与国外在这方面技术上的差距 我国在 20 世纪 90 年代便开始自主研发生产波形发生器 并取得了较好的成绩 较突出的有北京的 RIGOL 公司 但是其生产的产品在种类 功能和性能等方面仍然与国外存在着 一定的差距 而且高端产品的价格十分昂贵 都在十几万元左右 低端一点的都 要几千元 因此 继续把重点放在波形发生器相关技术的研究工作上 研制具备 低成本 高性能的波形发生器将会对我国电子技术的发展和国际影响力都具有极 毕业设计 2 大的促进和推动作用 具有非常广阔的发展前景 从任意波形发生器的历史发展到至今 根据产品的结构形式可将其分为三种 1 独立仪器结构形式 2 PC 总线式 3 VXI 模块式 1 3 问题的提出 由于现场可编程门阵列 FPGA 的应用领域非常广泛 在数据采集领域 通常 的实现方法是利用 A D 转换器将模拟信号转换为数字信号之后 再送给处理器 但是对于高速的 A D 和 D A 转换芯片来说 FPGA 可以完成数据采集的粘合逻 辑功能 在逻辑接口领域中 传统的设计大多都需要专用的接口芯片 如果需要 的接口较多 那么将需要较多的外围芯片 体积 功耗都很大 但采用 FPGA 的 方案后 接口逻辑都可以在 FPGA 内部来实现 使电路的设计结构更加美观 在 很大的程度上简化了外围电路的设计 因此 利用现场可编程门阵列 FPGA 和 D A 转换芯片来搭建波形发生模块 会使得设计更加灵活 输出波形更加能够适 应实践的需求 此外 FPGA 芯片支持在线可编程 能随时根据设计需求 对系 统进行在线升级 达到符合要求的最佳设计 本设计的设计目标是根据任意波形发生器的特点以及应用情况设计出一种使 用简单 性能优良的一款任意波形发生器 再结合新一代的高性能芯片 该器件 能够产生三角波 正弦波 方波等任意常用的波形信号 甚至能够根据用户的需 要生成任意波形 该论文主要是研究基于 FPGA 技术下的如何确定任意波形发生 器的设计方案 设计模块以及设计结构和系统设计 该如何解决实际操作的过程 出现的波形失真等问题 1 4 主要研究工作及内容安排 第一章写绪论 阐述了课题的主要内容和和本设计要完成的目标 并分析了 任意波形发生器的国内外发展现状 第二章主要对直接数字频率合成技术 即 DDS 技术 的原理做理论分析 并且对 DDS 技术性能上的优点和缺点分别进行了说明 第三章介绍了 FPGA 的整个设计结构并加以说明 并详细介绍了 FPGA 的发 展历史背景及优点 第四章制定了整个系统的设计流程 分别从不同模块分析了整个设计的详细 流程 第五章为整个设计作总结 对整个论文工作作总结 并指出今后的努力方向 毕业设计 3 第二章 直接数字频率合成器原理及性能分析 2 1 直接数字频率合成技术的基本原理 首先 直接数字频率合成 Direct Digital Synthesizer 电路的实现是整个电路 系统设计的关键 直接数字频率合成电路工作时第一步对需要的波形进行采样 将采样数值存入波形存储器作为查找表 然后经过查找表把数据读出来 再经过 D A 转换器将数字信号转化成为模拟信号 并通过低通滤波器将 DAC 转换器输 出的阶梯波转换成光滑的连续信号 最后把存入的数据重新合成出来 直接数字 频率合成电路的基本结构一般包括以下几部分 相位累加器 波形存储器 ROM 数模转换器 DAC 以及低通滤波器等 直接数字频率合成器原理结构框 图如图 2 1 所示 频率 控制字 N 寄存器 寄存 器 ROM 查找 表 M DAC 相位控制字 P 正弦 或其 他信 号 相位调制器 系统时钟 clk 相位累加 器 K 图 2 1 直接数字频率合成器原理框图 在图 2 1 中 设为参考时钟频率 P 为相位控制字 N 为相位累加器的 c f 字长 K 为频率控制字 M 为 ROM 数据位和 D A 转换器的字长 相位累加器在 时钟的控制下以补偿 K 累加 输出的 N 位二进制码经过处理 截断处理 后 c f 与相位字相加 结果作为 ROM 的输入地址 对波形 ROM 进行寻址 合成信号 的波形取决于 ROM 中存储的幅度码 因此可以用 DDS 产生任意波形 ROM 中 输出的 M 位的幅度码经 D A 转换后就可得到合成波形 DDS 工作时 频率控制字 FCW 在每个时钟周期内与相位累加器相加 相位 毕业设计 4 控制字 PCW 则是作为相位累加器的初始值 相位累加器得到的相位值 0 2 在每一个时钟周期内以二进制码的形式去寻址波形查找表 将相位信息转变为相 应的数字化波形幅度值 数字化波形送入 D A 转换器将数字波形变换成阶梯状 的模拟波形输出 最后通过低通滤波器滤除其他干扰频率成分 得到最终需要的 实际波形信号的输出 DDS 输出的波形频率值与采样时钟关系如 2 1 式所示 2 1 C N sys out f f f 2 DDS 的输出波形相位值见 2 2 式 2 2 PP N out 2 2 其中是最终输出的起始相位 N 是相位宽度 P 是相位控制字 out P 2 2 DDS 技术的性能分析 DDS 的主要优点有 1 频率分辨率高 由 2 1 式可以看出 DDS 输出频率与系统时针成正比 与相位宽度成反比 其分辨率为 相位宽度每增加一位 频率分辨率缩小一倍 根据现如 N sys f f 2 今器件水平 频率分辨率很容易做到Hz 的水平 因此 DDS 具有较高的频率分 辨率 2 频率改变时间短 DDS 的频率转换时间指的是频率控制字的传输时间以及以低通滤波器为主 的器件频率响应时间的和 频率转换时间指的是从发出频率转换指令开始至频率 转换完成 最后到进入允许的相位误差范围内需要的时间 和锁相环和模拟振荡 器等不同在于 DDS 的内部是一个开环系统能 能够快速进行频率的切换 3 可控性能优良 DDS 芯片在实际的操作应用中 步骤简单可行 过程也非常方便快捷 易 于操作盒控制 4 信号质量精准可靠 专用 DDS 芯片由于采用特定的集成工艺 内部数字信号抖动很小 可以输 出高质量的模拟信号 利用 DDS 器件也能输出较高质量的信号 虽然达不到专 用 DDS 芯片的水平 但信号精度误差在允许范围之内 5 成本低廉 毕业设计 5 专用 DDS 芯片价格较高 而用 FPGA 器件设计的 DDS 电路嵌入到系统中并 不会使成本增加多少 6 任意波形输出能力 根据 Nyquist 定理 如果波形中所包含的高频分量小于取样频率的一半 则 输出的波形完全取决于储存器的数据信号 那么这个波形就能够由 DDS 来产生 而且由于 DDS 为模块化的结构 因此 只需要变更存储器里面的信号就可以利 用 DDS 器件来产生出三角弦 矩形波 正弦波等任意波形 但是 DDS 也有自身很明显的缺点 1 输出信号的杂散相对来说很大 2 输出带宽较窄 受器件速度 特别是 DAC 的限制较为严重 3 输出波形 的数据信号的带宽也被限制 DDS 的输出杂散很大 造成这样的原因是信号合 成过程中的相位截断误差 A D 转换器的误差和 D A 转换器的非线性 由于科学 技术的飞速发展 这些缺点正逐步得到克服 比如可以通过增长 ROM 波形的长 度也能实现减小相位截断误差的目的 通过增加 ROM 波形的字长和 D A 转换器 的精度来使得 D A 量化误差减小等 当然 总是通过靠增加字长和 ROM 波形的 深度和的方法来减小杂散对性能的提高必然会受到一定的限制 在较新的 DDS 芯片中普遍采用了 12bit 的 D A 转换器 在已有的研究中 也就 DDS 输出的频 谱做了大量的数据实验分析后 也得出了其杂波抑制差 DDS 全数字结构带来 了很多优点 但正是由于这种结构以及访问查找表时采用的相位截断 DAC 位 数有限等决定了 DDS 的杂波抑制较差 毕业设计 6 第三章 FPGA 设计流程 3 1 FPGA 简介 FPGA Field Programmable Gate Array 现场可编程门阵列 为 1984 年由 Xilinx 公司发明的 FPGA 是可以再编程的芯片 用户可以通过对 FPGA 器件编 程实现所需要的逻辑功能 只要通过改变芯片内部集成电路和布线情况 无需修 改外围电路板便可以改变电路的逻辑功能 相对于 CPLD Complex Programmable Logic Device 复杂可编程逻辑器件 而说 FPGA 更加适合精准度高的电路中较多的数字系统 在这两类可编程逻辑 器件中 CPLD 提供的逻辑资源相对来说较少 而 FPGA 提供的优良的性能 精 准的密度和丰富的资源 因此 FPGA 技术已经在世界各个领域中占据了很重要的 地位 相对于 ASIC Application Sepcific Intergrated Gircuits 专用集成电路 而言 FPGA 是半通用的器件 若想要改变电路功能 则不需要重新定义和设计 ASIC 的时间 自 1984 年 Xilinx 公司推出的第一片现场可编程逻辑器件 FPGA 至今 FPGA 已经历了 30 几年的快速发展历程 特别是近几年来 更是发展迅速 FPGA 的逻辑规模已经从最初的 1000 个可用门发展到现在的 1000 万个可用门 3 2 FPGA 的优点 利用 FPGA 技术采用直接数字式频率合成器 Direct Digital Frequency Synthesis 简称 DDS 或 DDFS 的方式 在 FPGA 中定义 Rom 空间来存储所需 要波形的量化数据 根据不同的频率要求以频率控制字作为步进对相位增量进行 累加 以累加相位值作为地址码读取存放在存储器内部的波形数据 经 D A 转 换和幅度控制 再经过滤波器滤波便可以得到所需要的波形 DDFS 具有相对带 宽很宽 频率转换时间极短 可小于 20nS 频率分辨率可以做到很高等优点 另外 全数字化结构便于集成 输出相位连续 而且理论上可以实现任意波形 能够比较全面的满足题目的要求 1 性能 利用硬件并行的优势 FPGA 打破了顺序执行的模式 在每个时钟周期内完 成更多的处理任务 超越了数字信号处理器 DSP 的运算能力 著名的分析 与基准测试公司 BDTI 发布基准表明在某些应用方面 FPGA 每美元的处理能 力是 DSP 解决方案的多倍 在硬件层面控制输入和输出 I O 为满足应用需求 毕业设计 7 提供了更快速的响应时间和专业化的功能 2 上市时间 尽管上市的限制条件越来越多 FPGA 技术仍提供了灵活性和快速原型的能 力 用户可以测试一个想法或概念 并在硬件中完成验证 而无需经过自定制 ASIC 设计漫长的制造过程 由此用户就可在数小时内完成逐步的修改并进行 FPGA 设计迭代 省去了几周的时间 商用现成 COTS 硬件可提供连接至用 户可编程 FPGA 芯片的不同类型的 I O 高层次的软件工具的日益普及降低了学 习曲线与抽象层 并经常提供有用的 IP 核 预置功能 来实现高级控制与信号 处理 3 成本 自定制 ASIC 设计的非经常性工程 NRE 费用远远超过基于 FPGA 的硬件 解决方案所产生的费用 ASIC 设计初期的巨大投资表明了原始设备制造商每年 需要运输数千种芯片 但更多的最终用户需要的是自定义硬件功能 从而实现数 十至数百种系统的开发 可编程芯片的特性意味着用户可以节省制造成本以及漫 长的交货组装时间 系统的需求时时都会发生改变 但改变 FPGA 设计所产生的 成本相对 ASCI 的巨额费用来说是微不足道的 4 稳定性 软件工具提供了编程环境 FPGA 电路是真正的编程 硬 执行过程 基于 处理器的系统往往包含了多个抽象层 可在多个进程之间计划任务 共享资源 驱动层控制着硬件资源 而操作系统管理内存和处理器的带宽 对于任何给定的 处理器内核 一次只能执行一个指令 且基于处理器的系统时刻面临着严格限时 的任务相互取占的风险 而 FPGA 不使用操作系统 拥有真正的并行执行和专注 于每一项任务的确定性硬件 可减少稳定性方面出现问题的可能 5 长期维护 正如上文所提到的 FPGA 芯片是现场可升级的 无需重新设计 ASIC 所涉 及的时间与费用投入 举例来说 数字通信协议包含了可随时间改变的规范 而 基于 ASIC 的接口可能会造成维护和向前兼容方面的困难 可重新配置的 FPGA 芯片能够适应未来需要作出的修改 随着产品或系统成熟起来 用户无需花费时 间重新设计硬件或修改电路板布局就能增强功能 3 3 FPGA 的设计结构 这里主要介绍基于 FPGA CPLD 器件以实现数字系统的步骤与要点 基于 FPGA CPLD 器件是数字系统设计流程如图 3 1 所示 主要包括设计输入 综合 FPGA CPLD 器件适配 仿真和编程下载等步骤 毕业设计 8 设计输入 原理图 HDL 文本 综合 FPGA CPLD 适配 FPGA CPLD 编程下载 功能仿真 时序仿真 在线测试 图 3 1 基于 FPGA CPLD 的数字系统设计流程 毕业设计 9 第四章第四章 针对任意波形发生器的针对任意波形发生器的系统设计系统设计 4 1 系统设计 FPGA 设计框图如图 4 1 所示 图 4 1 FPGA 设计框图 FPGA 的主要功能是 1 产生出与 S3C2440 一致的接口电路 使其能够 接受 ARM 处理器发出的控制信号 2 可以保存频率控制字 然后构成相位 累加器 产生出与主时钟频率相同的 RAM 寻址字 3 能够用内部的存储模 块构成可以存放多种波形数据的 ROM 再通过对应的控制线进行多功能选择 4 构建出两个多波形选择的输出通道 其中的一条通道可具备相移功能 5 使用内部倍频外部低频晶振源 输出与主时钟同频的时钟 达到驱动片外 高速 D A 的目的 该系统可以实现所学常规的固定波形输出和任意波形输出 相位累加器用于 对输入频率控制字进行累加运算 输入频率控制字决定输出信号的频率和频率分 辨率 因此相位累加器是整个 DDS 性能的关键部分 传统的相位累加器是用 1 个加法器加 1 个 D 触发器组成 调用其中的 1 个宏模块设置成 32 位数据相加 再加另一个 32 位的宏模块 就可以组成相位累加器 4 2 FPGA 的模块划分 FPGA 设计模块流程图如图 4 2 所示 波形选择控制字 波形选择寄存器 相位字寄存器 相位控制字 频率字累加器频率字寄存器寻址累加器波形数据存储 频率控制字 PLL 倍频 PLL 倍频输 出 外部时钟 毕业设计 10 整个设计有一个顶层模块 按照功能要求划分成三个功能模块 其中 DDS 控制模块是整个 DDS 的核心模块 相对来说比较复杂 又可以划分成 6 个模块 DDS 模块的命令字比较多 一共有 8 个 每个都是 8 位 通过 3 位地址线寻址 第一个命令字是幅值命令字 用来控制输出波形的幅值 取值范围是 0 255 可 以将输出电压划分为 255 个电压等级 第二个命令字是波形数据命令字 它主要 存放即将写入查找表中的数据 第三个命令字是查找表地址命令字 它主要存放 选中的查找表的地址 第四 五 六个命令字是分频系数命令字 一共 24 位 用来将输入的全局时钟分频 作为相位累加器的时钟源 3 个命令字中依次为低 八位 中八位 高八位 第七个的命令字是频率控制命令字 主要存放频率控制 字 频率控制字一共 12 位 它存放其中低八位 最后的命令字是控制命令字 其中高四位用来存放频率控制字的高四位 最低位用来控制查找表的写入 当它 为高电平时 将波形数据命令字中数据写入查找表地址命令字中的地址 该命令 字的第二位控制启动波形生成 当它为高电平时 DDS 模块开始输出波形 当 它为低电平是 停止输出波形 4 2 1 时钟模块 由耐奎斯特采样定理如要得到输出频率为 20MHz 的信号 那么 所输入的 信号时钟频率必须得达到 50MHz 以上 采样的频率越高 输出的波形的平坦度 越好 同时波形的的采样点数也就越多 那么所获得的波形的质量也就越好 本 设计中的 DDS 模块是一个高速模块 所以 对系统时钟也就有很高的要求 不 仅需要有很高的稳定性 而且还需要有较高的频率 如果在 FPGA 的时钟端直接 加一个高频晶振 时钟不会稳定 而且费用将会很高 功耗会很大 所以在本篇 论文中 直接采用 Altera 公司的 PLL 核 在 FPGA 时钟端只要加一个低频晶振 顶层模块 DDS 控制模 块 时钟模块 波形选择模块 PW 输入FW 输入 PW 截取32 位流水线累加器ROMRAM 图 4 2 FPGA 设计模块流程图 毕业设计 11 那么就可以通过 如图 4 3 中为用一个低频晶振生成出的 PLL 的实例图 它们两 个时钟都是都一个 PLL 所产生的 因此 输出的时钟偏移都在允许范围内 时钟倍频模块如图 4 3 所示 图 4 3 时钟倍频模块 4 2 2 D A 转换模块 N 位的 D A 转换器方框图如图 4 4 所示 图 4 4 n 位的 D A 转换器方框图 从 DDS 的波形存储器输出的仍只是代表波形幅度量化值的 N 位数字信号 要得到模拟输出信号还需经 D A 转换电路进行数一摸转换电路 D A 转换器是由电阻解码网络以及二进制数码控制的开关组成 并根据应用 需要附加了一些功能电路构成的 D A 转换器将每一位的代码按其权的大小转换 成相应的模拟量 然后将这些模拟量相加 即可得与数字量成正比的总模拟量 从而实现了数模转换 另外 系统还要求能够做到输出波形幅度 相位 频率可调 这样如果要做 到幅度可调就必须调节数模转换的基准电压 而数模转换的输出模拟量的大小与 基准电压有关 4 2 3 48 位寄存器设计 本设计采用了 48 位寄存器 用来存储从 ARM 处理器读取的 48 位控制信号 其中控制信号的低 16 位用于作波形的选择 相位的偏移 控制信号的高位当作 频率控制字使用 结合 FPGA 的累加器产生 32 位地址数据 利用这个地址从波 n 位数字 量输入 数码 寄存器 n 位模拟 开关 解码 网络 求和 电路 模拟量 输出 基准电压 毕业设计 12 形存储器里将波形调用出来 输出相应的波形 Verilog HDL 程序 Module R SYDFF RB D CLK Q Input RB CLK Input 47 0 D Output 47 0 Q Reg 47 0 Q always posedge CLK or negedge RB Q RB 0 D Endmodule 将上述程序利用 quartusII 仿真出来图形如下图 4 5 所示 图 4 5 48 位寄存器仿真图 从仿真结果可以看出从外部输入的值 D 已经被存放在 FPGA 划分出来的寄 存器 Q 当中 实现了 48 位寄存器的功能 4 2 4 地址发生器模块 地址发生器模块包含相位累加器和相位控制器 其中相位累加器是 DDS 模 块的核心部件 完成接收单片机送来的频率 相位等控制数据 本模块主要通过编程对 FPGA 芯片完成功能 所用到的硬件连接也只是 FPGA 芯片通过编程所分配的 I O 引脚 用 FPGA 芯片形成相位累加器的程序如 下 IF clk 24 c EVENT AND clk 24 c 1 c TH EN sintt sintt sint s 19 downto 0 rom addr sint t 23 downto 16 仿真波形如图4 6所示 毕业设计 13 图 4 6 相位累加器程序仿真图解 仿真时序如图 4 7 所示 图 4 7 相位调制仿真图解 4 2 5 波形数据存储器设计 系统中波形发生器能够产生任意波形 我们利用宏定义的方法 在 FPGA 内 部定义一双口 RAM 单元 可在带电的状态下实现对当前波形的存储 同时由于 是采用双口接口 可实现的数据的高速读取和写入 经过七步的设置 就可以生 成一个 ROM 的 IP 核 当在波形 ROM 中固化所需波形的一个周期的幅度值后 由地址发生器产生的地址对波形 ROM 寻址 依次可取出送至 D A 转换及滤波后 即可得到所需的模拟波形输出 受到掉电存储原理的启发 我们为 FPGA RAM 定义在 FPGA 中 外接一锂电电池 这样即可保证掉电后 RAM 中的数据也不丢 失 Verilog HDL 程序 module ROM8 address inclock q input 7 0 address input inclock output 7 0 q wire 7 0 subes wire0 wire 7 0 q sub 一 wire0 7 0 lpm rom lpm rom component address address inclock inclock q sub wire0 memenab outclock defparam lpm rom component intended device family ACEX 1 K Ipm rom component lpm width 8 lpm rom component lpm widthad 8 lpm 一 rom component lpm address control REGISTERED Ipm 一 rom component lpm outdata UNREGISTERED Ipm rom component lpm file SINDATA MIF lpm rom component lpm 一 ype LPM ROM Endmodule 毕业设计 14 调用上述程序 将 ROM 表中的数据调出 可形成最后的波形 下面以正弦 波为例子 32 位正弦波仿真图如 4 8 所示 图 4 8 32 位正弦波仿真图 4 2 6 任意波形输出模块 图 4 9 是所设计的 DDS 任意波形发生器在 quartusII6 0 中的时序仿真 以正 弦波为例 图 4 9 DDS 任意波形发生器输出正弦波数字仿真图 4 3 任意波形发生器的 FPGA 实现 在早期的 DDS 系统中 使用的是分离的数字器件搭接 但随着整个电路系 统运行频率的提高 采用分离器件构建的 DDS 电路也有其自身无法解决的问题 这主要表现在系统工作频率和电磁兼容上 后来出现的专用 DDS 芯片 对科学 技术的发展起了推动作用 然而专用 DDS 芯片有其自身的缺陷 价格昂贵 目前还无法实现任意波形输出 近来 CPLD 及 FPGA 的发展克服了它的弊端并 为它的实现和发展提供了更好的技术手段 FPGA 的应用不但使得数字电路系统的设计更加方便 用 FPGA 按照 DDS 的基本原理和结构设计和实现一个任意波形发生器 所以 DDS 的几个基本部分 都是应当具备的 实现任意波形发生的关键在于把存放波形量化表的 ROM 换成 了可以改写的 RAM 这样通过与 RAM 的接口可以改变存放在波形 RAM 中的数 据从而实现任意波形发生 采用 FPGA 设计 DDS 电路比用专用 DDS 芯片更加灵 活 相比之下 FPGA 的功能完全取决于设计本身的需求 可复杂也可简单 因 为只要改变 FPGA 中的 ROM 数据 DDS 就可以产生任意波形 因此具有很大的 灵活性 另外 将 DDS 设计嵌入到 FPGA 芯片所构成的系统中 其系统成本不 毕业设计 15 会增加多少 但购买专用芯片的价格则是前者的数倍 并且 FPGA 芯片还支持在 系统现场升级 虽然在精度和速度上稍显不足 但也能大致满足大部分系统的使 用要求 因此 采用 FPGA 来设计 DDS 系统具有比较高的性价比 毕业设计 16 第五章 总结与展望 随着电子行业的高速发展 对任意波形发生器的需求越来越大 本文首先介 绍了任意波形发生器的发展 然后介绍了实现任意波形发生器的主流技术 DDS 技术 直接数字频率合成器 DDS 是从相位概念出发直接合成所需波形的一种 频率合成技术 通过学习研究 了解了 DDS 工作的特点和方式 阐述了 DDS 信 号合成技术的优势 掌握了在 Quartus II 环境下对 FPGA 设计 构建 DDS 的技术 发挥了任意波形输出的灵活性 通过该设计 掌握了 DDS 的理论原理 熟练了 FPGA 的设计与使用 加深了对单片机控制系统的理解 提高了自己的专业能力 同时 设计中还存在一些不足之处 本文章详细阐述了产生任意波形数据和基于 FPGA 的硬件设计部分 以 Quartus 软件平台作为开发工具 选用 CycloneII 系列的 EP2C5 F256C6 FPGA 芯片实现 DDS 结构中的数字部分 其中相位累加器是 DDS 的核心部件 重点阐 述了相位累加器部分的设计 采用 8 级流水线结构借助前 5 级的超前进位模块 编译的最高工作频率 由 317 97 MHz 提高到 336 7 MHz 采用此种设计方法 节约了成本 缩短了开发周期 具有可行性 由于作者水平有限 经验不够丰富 本设计还是存在许多不足 一些技术环 节仍需改进 所以 在今后的工作和学习中 我将从实际出发 把每个困难都当 成是一次历练 积极钻研 创造出更完美的设计 毕业设计 17 参考文献参考文献 1 杨晓慧 杨旭 FPGA 系统设计与实例 M 北京 人民邮电出版社 2010 324 336 2 黄智伟 王彦 FPGA系统设计与实践 M 北京 电子工业出版社 2005 381 390 3 杜慧敏 李宥谋 赵全良 基于Verilog的FPGA设计基础 M 西安 西安电子科技大学出 版社 2006 02 99 103 4 华清远见嵌入式培训中心 FPGA应用开发入门与典型事例 M 北京 人民邮电