时序逻辑程序设计(成品)1

CLK 数字逻辑时序逻辑电路设计数字逻辑时序逻辑电路设计 一 课程设计要求一 课程设计要求 1011 序列发生器和检测器的设计实现 设计内容 1 进行需求分析 确定总体框架 2 画出逻辑电路图 3 对设计电路进行仿真 设计要求 1 设计一个 1011 序列发生器 2 设计一个 1011 序列检测器 改序列检测器的输入可以通过人工 拨动开关来选择 二 二 10111011 序列发生器序列发生器 1 需求分析之1011 序列发生器 序列信号是一组串行周期性的二进制码 能够产生一组或多组序列信号的电路称为序 列信号发生器 序列信号发生器通常由移位寄存器或计数器构成 我采用的是移位寄存器 序列信号发生器 结构框架如下图所示 它由移位寄存器和组合逻辑输出网络两个部分组成 序列码从组合逻辑输出网络输出 设计过程分为两步 首先根据序列码的长度 M 选择适合的移位寄存器 状态可以自定 按 寄存器的状态转移关系和序列码的要求设计组合输出网络 我采用这种方法的原因是可以 通过并行送数进行初始化 因此这种结构对于输出序列的更改比较方便 有重复利用性 只要产生的序列长度相等即可 这里要求设计一个 1011 序列发生器 则 第一步 因为 M 4 故可选用 74X194 设计一个简单环形计数器 并采用右移环形计 数的方式来实现 第二步 设计组合输出网络 根据计数状态和输出序列的对应关系 列出真值表 如 图所示 组合逻辑输出网络 Q1 Q2 Qn 移位寄存器 F Z 00011110 0000 01 11 10 QDQC QBQA Z 输出的真值表及卡诺图如图所示 QD QC QB QA Z RIN 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 0 1 D D D D D D 1D D 1 D1 D D 0D 即 Z QD QC QB QDQCQB QD QA 最小代价法最小代价法 或者 QDQCQB QA QD QCQBQA QDQC QBQA 最最 小小 风风 险险 法法 本文采用三输入与非门来实现 2 1011 序列发生器逻辑电路图如下 三 三 10111011 序列检测器序列检测器 00 X X X X X X X X 1 1 需求分析之1011 序列检测器 在设计序列检测器的时候 第一步先确定输入变量和输出变量 输入变量 X 代表输 入序列 输出变量为 Z 表示检测结果 由于没有明确指明序列是否可以重叠 故分两种 情况考虑 第二步 设置状态 状态是指需要记忆的信息或事件 由于状态编码还没有确定 所 以它用字母或符号来表示 分析可得 该电路必须记住以下几件事 收到 1 收到 10 收 到 101 因此 按照需要记忆的事情和初始状态 共需要设置四个状态 mealy 机 并规定 如下 S0 初始状态 S1 表示电路收到了 1 S2 表示电路收到了 10 S3 表示电路收到了 101 第三步 画状态图 列状态表 1 若序列可以重叠 S X 0 Z X 1 Z S0 S0 S1 S1S2S1 S2S0S3 S3S2S1 1 将状态编码 S X 0 Z X 1 Z 00 00 01 011001 100011 111001 1 状态图 输出方程为 Z Q1Q0X 激励方程为 D1 Q1Q0 X Q0 D0 X 转移方程为 Q1 D1 S0 S1 S2 S3 X X X X X X X X 1 Q0 D0 若序列不可以重叠 S X 0 Z X 1 Z S0 S0 S1 S1S2S1 S2S0S3 S3S2S0 1 将状态编码 S X 0 Z X 1 Z 00 00 01 011001 100011 111000 1 状态图 输出方程为 Z Q1Q0X 激励方程为 D1 Q1Q0 X Q0 D0 Q1 Q0 X 转移方程为 Q1 D1 S0 S1 S2 S3 Q0 D0 2 1011 序列检测器的逻辑电路图 只分析可重叠的情况 四 源程序 四 源程序 Entity sheji is Port X in STD LOGIC clk in STD LOGIC Z out STD LOGIC end mimasuo sheji architecture Behavioral ofsheji is signal state STD LOGIC VECTOR 1 DOWNTO 0 00 signal next state STD LOGIC VECTOR 1 DOWNTO 0 00 begin process state clk begin state if c 1 then next state 01 Z 0 else next state 00 Z if c 1 then next state 01 Z 0 else next state 10 Z if c 1 then next state 11 Z 0 else next state 10 Z if c 1 then ne