基于TSPC原理的触发器工艺版图设计

苏苏 州州 市市 职职 业业 大大 学学 课课程程设设计计说说明明书书 名称 基于 TSPC 原理的 D 触发器 0 35 m 工艺版图设计 2011 年 12 月 19 日至 2011 年 12 月 23 日共 1 周 院 系 电子信息工程系 班 级 姓 名 2 目录目录 第 1 章 绪论 3 1 1 版图设计的基础知识 3 1 1 1 版图设计流程 3 1 1 2 版图设计步骤 3 1 1 3 版图设计规则 4 1 1 4 版图设计验证 6 1 2 标准单元版图的设计 7 1 2 1 标准单元库的定义 7 1 2 2 标准单元库用途 7 1 2 3 标准单元设计方法 7 第 2 章 D 触发器的介绍 8 2 1 D 触发器 8 2 2 维持阻塞 D 触发器 8 2 2 1 维持阻塞 D 触发器的电路结构 8 2 2 2 维持阻塞 D 触发器的工作原理 9 2 2 3 维持阻塞 D 触发器的功能描述 9 2 3 同步 D 触发器 10 2 3 1 同步 D 触发器的电路结构 10 2 3 2 同步 D 触发器的工作原理 11 2 3 3 逻辑功能表示方法 11 2 4 基于 TSPC 原理的 D 触发器 11 2 4 1 构成原理 11 2 4 2 仿真波形 12 第 3 章 0 35um 工艺基于 TSPC 原理的 D 触发器设计 13 3 1 动态 D 触发器电路图的设计步骤及电路图 13 3 2 动态 D 触发器版图的设计步骤及电路图 14 3 3 DRC LVS 验证 15 第 4 章 心得体会 16 参考文献 17 3 第第 1 1 章 绪论章 绪论 1 11 1 版图设计的基础知识版图设计的基础知识 1 1 11 1 1 版图设计流程版图设计流程 版图设计是创建工程制图 网表 的精确的物理描述的过程 即定义各工 艺层图形的形状 尺寸以及不同工艺层相对位置的过程 其中版图设计的流程 如图 1 1 1 所示 图 1 1 1 1 1 21 1 2 版图设计步骤版图设计步骤 作为后端设计者 是集成电路从设计走向制造的桥梁 设计步骤包括以下 几部分 1 布局 安排各个晶体管 基本单元和复杂单元在芯片上的位置 2 布线 设计走线 门间 单元间的互连 3 尺寸确定 确定晶体管尺寸 W L 互连尺寸 连线宽度 以及晶体 管与互连之间的相对尺寸等 4 版图编辑 Layout Editor 规定各个工艺层上图形的形状 尺寸和位置 5 布局布线 Place and route 给出版图的整体规划和各图形间的连接 4 6 版图检查 Layout Check 设计规则检查 DRC Design Rule Check 电器规则检 查 ERC Electrical Rule Check 版图与电路图一致性检查 LVS Layout Versus Schematic 1 1 31 1 3 版图设计规则版图设计规则 设计规则是设计人员与工艺人员之间的接口与协议 版图设计必须无条件 的服从准则 可以极大地避免由于短路 断路造成的电路失效和容差以及寄生 效应引起的性能劣化 设计规则主要包括几何设计规则 电学设计规则以及走 线设计规则 其中几何设计规则通常有两类 1 微米准则用微米表示版图中诸如最小特征尺寸和最小允许间隔的绝对尺 寸 2 准则 用单一参数表示版图规则 所有的几何尺寸都与成线性比 例 电学设计规则分类如下 1 拓扑设计规则 绝对值 最小宽度 最小间距 最短露头 离周边最 短距离 2 设计规则 相对值 最小宽度 w m 最小间距 s n 最短露头 t l 离周边最短距离 d h 由 IC 制造厂提供 与具体的工艺类型有关 m n l h 为比例因子 与图形类型有关 1 宽度规则 宽度指封闭几何图形的内边之间的距离 2 间距规则 间距指各几何图形外边界的距离 5 1 1 41 1 4 版图设计验证版图设计验证 版图验证是采用专门的软件工具 对版图进行几个项目的验证 例如是否 符合设计规则 版图与电路图是否一致 版图是否存在短路 断路以及悬空的 节点 借助于计算机和 Cadence 软件的功能 对版图进行高效而全面的验证 经过版图验证后 一次流片成功率大大提高 验证工具包括五项 1 DRC Design Rule Check 设计规则检查 2 ERC Electrical Rule Check 电器规则检查 3 LVS Layout Versus Schematic 版图与电路图一致性检查 4 LPE Layout Parameter Extruction 版图寄生参数提取 5 PRE Parasitic Resistance Extruction 寄生电阻提取 其中 DRC 和 LVS 是必须做的验证 其余为可选项目 凡是通过 DRC 和 LVS 验 证的版图设计 基本上能一次流片成功 Cadence 中进行版图验证的工具主要有 Dracula 和 Diva Dracula 为独立的 验证工具 不仅可以进行设计规则验证 DRC 而且可以完成电学规则验证 ERC 版图与电路验证 LV S 寄生参数提取 LPE 等一系列验证工作 功 能强于 Diva 通常做 DRC 选用 Diva 完成后用 Dracula 运行 LVS 根据错误报告的提示 修改版图的步骤为 1 将错误文件导入 Virtuoso 界面 2 找到错误层 根据错误提示进行修改 3 更新 gds II 编译规则文件 进行 DRC 验证 重复上述 1 2 操作 直至版图完全通过 DRC 验证 有一类错误比较隐蔽 称为 offgrid 错误 这类 6 错误是因为位置位于最小栅格的内部造成的 这样的版图在制版中因分辨率的 限制会对尺寸四舍五入 造成数据的失真 甚至可能违反设计规则 故必须修 改 在最高层的 offgrid 错误易于修改 移动该层或线使其位于栅格边界上 在 底层的错误要 descend 数层后 修改 instance 才可完成 1 21 2 标准单元版图的设计标准单元版图的设计 1 2 11 2 1 标准单元库的定义标准单元库的定义 整套的标准单元库包括版图库 符号库 电路逻辑库等 包含了组合逻辑 时序逻辑 功能单元和特殊类型单元 是集成电路芯片后端设计过程中的基础部分 一般每个工艺厂 商在每个工艺下都会提供相应的标准单元 1 2 21 2 2 标准单元库用途标准单元库用途 标准单元库用来为布局布线工具提供支持 导出以下文档用来进行支持 1 GDSII 文件 包含了单元的版图信息 用来合成最终的全芯片版图 2 LEF 文件 本文件是 SOC ENCOUNTER 环境下用于进行布局布线的文 件 该文件为布局布线工具提供了工艺信息和各个单元的几何特性 3 时序文件 时序文件用于 Design Complier 及其他数字综合工具进行门 级综合 用于 SOC ENCOUNTER 等布局布线工具进行时序优化和调节 电路逻辑和符号库 用于进行大规模的芯片电路设计 1 2 31 2 3 标准单元设计方法标准单元设计方法 标准单元设计方法是从标准单元库中调用事先经过精心设计的逻辑单元 并排列成行 行间留有可调整的布线通道 再按功能要求将各内部单元以及输 入 输出单元连接起来 形成所需的专用电路 标准单元设计方法的版图设计特点 1 需要全套掩膜版 属于定制设计方法 2 门阵列方法 合适的母片 固定的单元数 压焊块数和通道间距 3 标准单元方法 可变的单元数 压焊块数 通道间距 布局布线的自由 7 度增大 4 较高的芯片利用率和连线布通率 5 依赖于标准单元库 SC 库建立需较长的周期和较高的成本 尤其工艺 更新时 第第 2 2 章 章 D D 触发器的介绍触发器的介绍 触发器是构成时序逻辑电路的基本逻辑部件 1 它有两个稳定的状态 0 状态和 1 状态 2 在不同的输入情况下它可以被置成 0 状态或 1 状态 3 当输入信号消失后 所置成的状态能够保持不变 所以 触发器可以记忆 1 位二值信号 根据逻辑功能的不同 触发器可以 分为 RS 触发器 D 触发器 JK 触发器 T 和 T 触发器 同步触发器 主从触发 器 2 12 1 D D 触发器触发器 D 触发器是最常用的触发器之一 对于上升沿触发 D 触发器来说 其输出 Q 只在 CLOCK 由 L 到 H 的转换时刻才会跟随输入 D 的状态而变化 其他时候 Q 则维持不变 图 2 1 显示了上升沿触发 D 触发器的时序图 图 2 1 8 2 22 2 维持阻塞维持阻塞 D D 触发器触发器 2 2 12 2 1 维持阻塞维持阻塞 D D 触发器的电路结构触发器的电路结构 维持阻塞 D 触发器的电路如下图所示 从电路的结构可以看出 它是在基 本 RS 触发器的基础之上增加了四个逻辑门而构成的 C 门的输出是基本 RS 触 发器的置 0 通道 D 门的输出是基本 RS 触发器的置 1 通道 C 门和 D 门可以在控制时钟控制下 决定数据 D 是否能传输到基本 RS 触发器的输入端 E 门将数据 D 以反变量形式送到 C 门的输入端 再经过 F 门将数据 D 以原变 量形式送到 D 门的输入端 使数据 D 等待时钟到来后 通过 C 门 D 门 以实 现置 0 或置 1 图 2 2 1 2 2 22 2 2 维持阻塞维持阻塞 D D 触发器的工作原理触发器的工作原理 D 触发器具有置 0 和置 1 的功能 设 Q 0 D 1 当 CP 来到后 触发器将置 1 触发器各点的逻辑电平 如图 2 所示 在执行置 1 操作时 C 门输出高电平 D 门输出低电平 此时 应保证置 1 和禁止置 0 为此 将 D 0 通过 线加到 C 门的输入端 保 证 C 1 从而禁止置 0 同时 D 0 通过 线加到 F 门的输入端 保证 F 1 与 CP 1 共同保证 D 0 从而维持置 1 置 0 过程与此类似 设 Q 1 D 0 当 CP 来到后 触发器将置 0 在执行置 0 操作时 C 门输 出低电平 此时应保证置 0 和禁止置 1 为此 将 C 0 通过 线加到 E 门的输入端 保证 E 1 从而保证 C 0 维持置 0 同时 E 1 通过 线加到 F 门的输入端 保证 F 0 从而使 D 1 禁止置 1 9 电路图中的 线或 线都是分别加在置 1 通道或置 0 通道的同一侧 起到维持置 1 或维持置 0 的作用 线和 线都是加在另一侧通道上 起阻塞置 0 或置 1 作用 所以 线称为置 0 阻塞线 线是置 1 维持线 线称为置 1 阻塞线 线是置 0 维持线 从电路结构上看 加于置 1 通道或置 0 通道同侧的是维持线 加到另一侧的是阻塞线 2 2 32 2 3 维持阻塞维持阻塞 D D 触发器的功能描述触发器的功能描述 1 1 特征表和特征方程特征表和特征方程 特征表就是 Qn 将也作为真值表的输入变量 而 Qn 1 为输出 此时的真 值表称为特征表 有特征表可得特征方程 Qn 1 D 图 2 2 3 2 2 状态转换图和时序图状态转换图和时序图 图 2 2 3 2 32 3 同步同步 D D 触发器触发器 2 3 12 3 1 同步同步 D D 触发器的电路结构触发器的电路结构 同步 D 触发器如图 5 4 1 所示 该电路可以把某一瞬时的输入信号保存下 来 故可称为 D 锁存器 它是同步 RS 触发器演变而来的 图中触发器的 S 端 经过一个非门与 R 端相接 形成了只有一个输入端 D 的触发器 这样无论 D 10 取 1 还是 0 都可以满足 RS O 的约束条件 从而避免了同步触发器中状态不 定问题的出现 输入信号不受限制 图 2 3 1 电路结构 2 3 22 3 2 同步同步 D D 触发器的工作原理触发器的工作原理 CP 0 时 触发器的状态保持不变 即 Qn 1 Qn CP 1 时 S D 则同步触发 器的特征方程 Qn 1 D 即当 CP 1 时 触发器向何种状态翻转 有当前输入 D 确 定 D 0 则 Qn 1 0 D 1 则 Qn 1 1 2 3 32 3 3 逻辑功能表示方法逻辑功能表示方法 1 1 同步同步 D D 触发器的功能表触发器的功能表 图 2 3 3 同步 D 触发器的功能表 2 2 状态转换图和波形图状态转换图和波形图 图 2 3 3 同步 D 触发器的状态转换图和波形图 11 2 42 4 基于基于 TSPCTSPC 原理的原理的 D D 触发器触发器 2 4 12 4 1 构成原理构成原理 下图所示为一个用 TSPC 原理构成的上升沿 D 触发器的电路图 电路由 11 个晶体管构成 分为四级 当时钟信号为低电平时 第一级作为一个开启的锁 存器接收输入信号 而第二级的输出节点被预充电 在此期间 第三级和第四 级保持原来的输出状态 当时钟信号由低电平变换到高电平时 第一级不再开 启而且第二级开始定值 同时 第三级变为开启而且将采样值传送到输出 注 意 最末级 反相器 只用于获得不反相的输出电平 2 4 22 4 2 仿真波形仿真波形 仿真的 TSPC DFF 电路的输入 输出波形如图所示 可见 电路可以工作 在 500MHz 的时钟频率上 因为他们的设计相对简单 晶体管数目少喝运行速 度快高 特别是在高性能设计中 对于传统 CMOS 电路来说基于 TSPC 电路时 一种较好的选择 12 第第 3 3 章 章 0 35um0 35um 工艺基于工艺基于 TSPCTSPC 原理的原理的 D D 触发器设计触发器设计 3 13 1 动态动态 D D 触发器电路图的设计步骤及电路图触发器电路图的设计步骤及电路图 1 进入 UNIX 系统 Open terminal 即打开终端 2 icfb即可以弹出 Virtuoso Schematic Editing luwei D TSPC Schematic 对话框 开始电路图的绘制 4 画 PMOS 管 快捷键 i 进入 Add Instance 窗口 单击 Browse Library 里 选择 analogLib Cell 里选择 pbsim4 View 里选择 symbol close 修改参数 5 NMOS 管的画法与步骤 4 相同 6 输入输出信号的绘制 快捷键 p 弹出 Add Pin 对话框 Direction 里选 13 择 input output pin Names 里写入 D CLK Q 7 连线 单击连线 连接即可 这样就可以得到如下图所示的电路图 图 3 1 D 触发器的原理图 3 23 2 动态动态 D D 触发器版图的设计步骤及电路图触发器版图的设计步骤及电路图 1 在 Icfb Log home 004 CDS log 对话框中 File New Cellview 在 Cellname D TSPC View name Schematic Tool Composer Virtuoso 即 弹出 Virtuoso Layout Editing luwei D TSPC Layout 对话框 根据电路图绘制版图 1 先画 PMOS 管 画出出有源区 注意宽度为 1 5um 其次画出栅 注意长度 为 0 35um 其次是衬底连接 看好串并联 源极和漏极的连接 源极和源极的连 接等 在打接触孔后一定要画出金属层 最后不能忘记离子注入区 SP SN 和 N 阱的绘制 2 NMOS 管的画法与步骤 1 相同 3 完成整个 D TSPC 触发器的绘制及绘制输入 输出 4 标标签 注意要用 TTXT 进行标注 这样版图就算完成了 其图如下所示 14 图 3 2 D 触发器的版图 3 33 3 DRCDRC LVSLVS 验证验证 设计规则的验证是版图与具体工艺的接口 因此就显得尤为重要 所以在 原理图与版图都画完后要进行设计规则验证 DRC 和版图与电路验证 LVS 1 设计规则验证 DRC 点击 calibre DRC 弹出菜单栏 在 DRC 菜单下的 SETUP 中 给出错误文 件的路径 即可将错误报告与 Virtuoso 的图形界面结合起来 根据错误层的提 示 在图中直接修改即可 根据错误报告的提示 修改版图的步骤为 1 将错误文件导入 Virtuoso 界面 2 找到错误层 根据错误提示进行修改 3 更新编译规则文件 进行 DRC 验证 重复上述 1 2 操作 直至 版图完全通过 DRC 验证 15 2 版图与电路验证 LVS 首先将原理图导出 再切换到版图界面单击 calibre LVS 进行验证 错误报 告中出现的问题一般都是晶体管之间漏连 或者连错等等 将能改掉的错误要 全部改掉 直到通过 LVS 的验证 3 结论 版图通过了 DRC 和 LVS 的验证 而且也满足了设计要求 第第 4 4 章 心得体会章 心得体会 通过这次课程设计 我了解了版图的整体布局布线 以及其在版图设计中 占据的重要地位 必须统筹规划版图的各个部分才能在满足设计规则的前提下 画出更小更好的版图 版图设计的课程仅仅是几天而已 却大大提升了我的整体布局布线的能力 通过实践加深自己对版图设计的了解 而非课本上的泛泛而谈 从原理图到版 图 各个部分的设计摆放都有着巨大的关系 只有很好的把握才会成功的完成 版图的设计 这就是课程设计的目的 很好的锻炼我的识图 辨图和画图的能 力 课程设计的首要工作就是要根据电路的功能要求在编辑器里画出原理图 16 同时要简单检验下原理图是否满足设计要求