FPGA设计_历史考卷

试题区 试题区 试题区必须与答题区同时交回 含答题纸 试题纸 草稿纸的装订试卷不能分拆 一 单项选择题 20 分 1 在 VHDL 语言中 下列对进程 PROCESS 语句的语句结构及语法规则的描述中 不正 确的是 A A PROCESS 为一无限循环语句 敏感信号发生更新时启动进程 执行完成后 等待下 一次进程启动 B 敏感信号参数表中 不一定要列出进程中使用的所有输入信号 C 进程由说明部分 结构体部分 和敏感信号三部分组成 D 当前进程中声明的变量不可用于其他进程 2 在一个 VHDL 设计中 idata 是一个信号 数据类型为 integer 数据范围 0 to 127 下 面哪个赋值语句是正确的 C A idata 32 B idata 16 A0 C idata 16 7 E1 D idata B 1010 3 大规模可编程器件主要有 FPGA CPLD 两类 下列对 FPGA 结构与工作原理的描述中 正确的是 C A FPGA 是基于乘积项结构的可编程逻辑器件 B FPGA 是全称为复杂可编程逻辑器件 C 基于 SRAM 的 FPGA 器件 在每次上电后必须进行一次配置 D 在 Altera 公司生产的器件中 MAX7000 系列属 FPGA 结构 4 进程中的变量赋值语句 其变量更新是 B A 立即完成 B 按顺序完成 C 在进程的最后完成 D 都不对 第 2 页 不含草稿纸部分共 8 页 5 VHDL 语言是一种结构化设计语言 一个设计实体 电路模块 包括实体与结构体两 部分 结构体描述 D A 器件外部特性 B 器件的综合约束 C 器件外部特性与内部功能 D 器件的内部功能 6 CASE 语句是 A A 顺序语句 B 并行语句 C 其它 D 组合逻辑控制电路语句 7 LIBRARY A USE IEEE STD LOGIC 1164 ALL A IEEE B STD C WORK D ENTITY counter IS 8 下列标识符中 B 是不合法的标识符 A State0B 9moonC Not Ack 0D signall 9 关于 VHDL 中的数字 请找出以下数字中最大的一个 A A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 10 下列 EDA 软件中 哪一个不具有逻辑综合功能 B A Max Plus II B ModelSim C Quartus II Synplify 二 简答题 30 分 每题 5 分 第 3 页 不含草稿纸部分共 8 页 1 根据下面的 VHDL 语句 描述出相应的电路原理图 LIBRARYieee USEieee std logic 1164 ALL USEieee std logic unsigned ALL ENTITYcfq 1 IS PORT d cp IN std logic q nq OUT std logic ENDcfq 1 ENDar 4 ARCHITECTURE ar 4 OFcfq 1 IS BEGIN PROCESS CP BEGIN IFcp 1 THEN q d nq NOT d ENDIF ENDPROCESS 2 quartus 开发工具为设计者提供了哪些库 各有什么功能 IEEE STD WORK VITAL IEEE 标准的程序包和其他一些支持工业标准的程序包 STD 标准定义了两个标准程序包 即 STANDARD 和 TEXTIO 随时调用这两个程序包中所有内 容 WORK 设计的现行工作库 用于临时存放用户设计和定义的一些设计单元和程序包 用户设 计项目的成品 半成品模块以及先期设计好的元件 VITAL 在仿真器中使用 库中包含程序包 VITAL TIMING 和 VITAL PRIMITIVES 3 quartus 开发工具 图形文件的扩展名是 波形文件的扩展名是 使用 VHDL 语言 文本设计文件的扩展名是 图形文件的扩展名是 gdf 波形文件的扩展名是 wdf 使用 VHDL 语言 文本设计文件的扩展名是 vhd tdf 或 v 4 简述 FPGA 的结构 答 FPGA 由可编程逻辑块 CLB 输入 输出模块 IOB 及可编程互连资 源 PIR 等三种可编程电路和一个 SRAM 结构的配置存储单元组成 1 可编程逻辑块 CLB 第 4 页 不含草稿纸部分共 8 页 CLB 主要由逻辑函数发生器 触发器 数据选择器等电路组成 2 输入 输出模块 IOB IOB 主要由输入触发器 输入缓冲器和输出触发 锁存器 输出缓冲器组成 每个 IOB 控制一个引脚 它们可被配置为输入 输出或双向 I O 功能 3 可编程互连资源 PIR PIR 由许多金属线段构成 这些金属线段带有可编程开关 通过自动布线 实现各种电路的连接 实现 FPGA 内部的 CLB 和 CLB 之间 CLB 和 IOB 之间的连 接 5 什么叫功能仿真 什么叫时序仿真 两者有什么区别 功能仿真又称前仿真 是在不考虑器件延时的理想情况下的一种项目验证 方法 通过功能仿真来验证一个项目的逻辑功能是否正确 时序仿真又称模拟 仿真或后仿真 是在考虑设计项目具体适配器件的各种延时的情况下的一种项 目验证方法 时序仿真不仅测试逻辑功能 还测试目标器件最差情况下的时间 关系 6 名词解释 写出下列缩写的中文 或者英文 含义 1 VHDL 超高速集成电路硬件描述语言 2 FPGA 现场可编程门阵列 3 RTL 寄存器传输级 4 SOPC可编程片上系统 第 5 页 不含草稿纸部分共 8 页 5 LAB 逻辑阵列块 三 判断下列程序是否有错误 如有 则指出错误所在 并给出完整程序 20 分 下列程序是用 VHDL 语言编写的上升沿控制的 D 触发器 原理图如下 library ieee use ieee std logic unsigned all 1164 entity dff1 is port clk d in std logic Q out std logic end dff1 architecture one of d is ddf1 begin process PROCESS CLK begin if clk 1 IF CLK 1 AND CLK EVENT THEN then Q d Q d end if end process end d end one 四 VHDL 程序填空 10 分 下面程序是参数可定制带计数使能异步复位计数器的 VHDL 描述 试补充完整 程序 N bit Up Counter with Load Count Enable and Asynchronous Reset library ieee use IEEE std logic 1164 all use IEEE std logic unsigne all use IEEE std logic arith all entity counter n is generic width integer 8 port data in std logic vector width 1 downto 0 load en clk rst in std logic q out std logic vector width 1 downto 0 end counter n 图 1 第 6 页 不含草稿纸部分共 8 页 architecture behave of counter n is signal count std logic vector width 1 downto 0 begin process clk rst begin if rst 1 then count 0 清零 elsif clk event and clk 1 then 边沿检测 if load 1 then count data elsif en 1 then count count 1 end if end if end process q count end behave 四 编程序 20 分 1 已知电路原理图如下 请用 VHDL 语言编写其程序 VHDL 程序设计 15 分 设计一数据选择器 MUX 其系统模块图和功能表如下图所示 试采用下面三种方式中 的两种来描述该数据选择器 MUX 的结构体 MUX SEL 1 0 AIN 1 0 BIN 1 0 COUT 1 0 SELCOUT 00 01 10 11 OTHERS A or B A xor B A nor B A and B XX Library ieee Use ieee std logic 1164 all Entity mymux is Port sel in std logic vector 1 downto 0 选择信号输入 Ain Bin in std logic vector 1 downto 0 数据输入 第 7 页 不含草稿纸部分共 8 页 Cout out std logic vector 1 downto 0 End mymux Architecture one of mymux is Begin Process sel ain bin Begin If sel 00 then cout a