分频器实验报告

精品文档 1欢迎下载 洛洛阳阳理理工工学学院院实实验验报报告告 系部 计算机与信息工程系班级05学号B09050508姓名 王卫云 课程名称PLD 原理与应用实验日期11 12 实验名称分频器的设计成绩 实验目的 1 学习利用 VHDL 完成分频器的设计 2 在 QUARTUS 开发环境下用 VHDL 文本语言编译仿真出任意偶次 奇次 半整数 分频器 实验条件 装有 QUARTUS 软件的电脑 实验内容与步骤 一 实验内容 学习 VHDL 文本输入设计流程 包括设计 输入 综合 适配 仿真测试和编程下 载 并且在 QUARTUS 开发环境下用 VHDL 文本语言编译仿真出任意偶次 奇次 半 整数分频器观察并记录其仿真波形 二 实验步骤 奇数分频器的编译与仿真 1 建立工作苦文件夹和编译设计文件 1 新建一个文件夹 首先利用Windows 资源管理器 在 EDA 默认的工作库 work 中新建一个文件夹命名 cnt10 2 输入源程序 打开 QUARTUS 选择 File New 命令 在新建窗口中的 Design File 栏选择编译文件的语言类型即VHDL File 选项 然后再 VHDL 文本编 精品文档 2欢迎下载 译窗口输入奇数分频器的程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity cnt10 is port clk in std logic k or k1 k2 out std logic end architecture bhv of cnt10 is signal c1 c2 std logic vector 2 downto 0 signal m1 m2 std logic begin process clk c1 begin if rising edge clk then if c1 110 then c1 000 else c1 c1 1 end if if c1 001 then m1 not m1 elsif c1 100 then m1 not m1 end if end if end process process clk c2 begin if falling edge clk then if c2 110 then c2 000 else c2 c2 1 end if if c2 001 then m2 not m2 elsif c2 100 then m2 not m2 精品文档 3欢迎下载 end if end if end process k1 m1 k2 m2 k or m1 or m2 end bhv 3 文件存盘 选择 File Save as 命令 找到已经建立的文件夹cnt10 存盘 文件名应该与实体名一致 即cnt10 vhd 当出现问句 Do you want to creat 单击 是 按钮 2 创建工程 1 建立新工程管理窗口 单击对话框第二栏右侧 按钮 找到文件 夹 d work cnt10 选中已存盘文件 cnt10 vhd 再单击 打开 按钮 2 将设计文件加入工程中 单击Next 按钮 在弹出的对话框中单击File 栏 后的按钮将与工程相关的所有VHDL 文件都加入此工程 3 选择目标芯片 单击 Next 按钮 选择目标器件即 EP3C5E144C8 4 工具设置 5 结束设置 3 半程编译 编译前首先选择 Processing Start Complilation 命令 启动半程编译 4 时序仿真 工程编译通过后 1 打开波形编辑器 选择 File New 命令 在新建窗口选择 Vector Waveform File 选项 单击 OK 按钮 2 设置仿真时间区域 3 波形文件存盘 选择 File Save As 将以默认名为 cnt10 vwf 的波形文 件存入文件夹 d work cnt10 中 精品文档 4欢迎下载 4 将工程 shift 的端口信号节点选入波形编辑器中 5 编辑输入波形 6 启动仿真器 现在所有的设置进行完毕 选择Processing Start Simulation 命令 直到出现 Simulation was successful 仿真结束 7 观察仿真结果 如下图 奇数分频器的编译与仿真 偶次分频与上述实验步骤一致 源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity cnt4 is port clk in std logic k1 out std logic end architecture bhv of cnt4 is signal c1 std logic vector 2 downto 0 signal m1 std logic 精品文档 5欢迎下载 begin process clk c1 begin if rising edge clk then if c1 011 then c1 000 else c1 c1 1 end if if c1 001 then m1 not m1 elsif c1 011 then m1 not m1 end if end if end process k1 m1 end bhv 仿真波形及结果 半整数次频源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity cnt25 is port clk in std logic 精品文档 6欢迎下载 k1 out std logic end architecture bhv of cnt25 is signal c1 c2 std logic vector 2 downto 0 begin process clk c1 begin if rising edge clk then if c1 100 then c1 000 else c1 c1 1 end if end if end process process clk c2 begin if falling edge clk then if c2 100 then c2 000 else c2 c2 1 end if end if end process k1 1 when c1 000 or c2 010 else 0 end bhv 仿真波形及结果 精品文档 7欢迎下载 实验总结 通过本次试验 我基本掌握了QUARTUS 开发环境的应用 熟练的建立文件 编 译文件 以及工程仿真的整个流程和波形文件的建立和仿真 虽然在本次实验中遇到 了一些问题 刚开始由于程序有错误不能编译成功 经过耐心的修改最终成功编译 但在波形仿真时由于延时冲突问题不能出现正确结果 又经过重新从编译开始有认真 做了整个流程最终成功做完可控奇数分频器的实验 同时在实验基础上修改源程