【毕业设计】数字频率合成器的设计

数字频率合成器的设计,答 辩 人：田耀青 班 级：信工111学 号：20110311101 专 业：电子信息工程指导教师：陈晓莉学 院：职业教育师范学院,课题的意义 在通信，雷达，测控，仪器仪表等电子系统中，一般对频率稳定度和准确度都有很高的要求。例如，对于无线电短波通信设备，要求设备的频率稳定度和准确度应不劣于10-5数量级；在宇宙探测通信中，频率稳定度甚至要求达到10-11数量级。在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一要求。课题的主要任务 基于74HC4046和TC9198设计的锁相环时钟频率合成器，要求输出频率为110MHz，分辨率为10kHz。,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,频率合成器 频率合成是指以一个或少量的高准确度和高稳定的标准频率作为参考频率，通过对标准频率在频域进行加、减、乘、除导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就称为频率合成器或频率综合器，它可以用混频，倍频和分频等电路来实现。,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,频率合成器的技术指标频率范围频率间隔（频率分辨率）频率转换时间准确度与频率稳定度频谱纯度,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,频率合成器的分类1）直接式频率合成器（DS）2）直接数字频率合成器（DDS）3）锁相环频率合成器（PLL）,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,锁相环的基本结构及工作原理鉴相器(Phase Detector，缩写为PD)环路滤波器(Loop Filter，缩写为LF)电压控制振荡器(Voltage Controlled Oscillator，缩写为VCO)图1 锁相环的基本结构,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,系统框图 参考频率由晶振产生的10.24MHz信号经基准分频器1/1024分频后获得。数字锁相式频率合成器利用可变分频器把VCO输出频率降低至数字鉴相器的工作频率上，再与参考频率在鉴相器中进行比较，用鉴相器所产生的误差信号来控制VCO的频率，使之锁定在参考频率上，并与参考频率具有相同的频率稳定度。 环路锁定后输出频率 ，即输出频率是基准频率的整数倍，只要改变可变分频器的分频比，就可以改变环路输出频率。,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,晶振模块采用两个74LS04与电容C1，C2、电阻R1构成晶振电路，电路如图所示： 其中R1为反馈电阻，使反相器G1工作在电压传输特性的过渡区，C1，C2为对地电容，一般为几十pF,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,固定分频模块由于晶振电路输出为频率为 10.24MHz 的方波，欲获得 10KHz 的方波，则应进行分频。要获得10KHz分频M应为 。故可采用3片计数器(74HC191)进行级联构成。,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,锁相环模块74HC4046片内有两个鉴相器与一个VCO，封装共用的是一个接地（GND），所以会产生共用阻抗，为了避免压控振荡器与鉴相器之间相互干扰，在电路连接时使用两个74HC4046，使比较频率中的寄生成分急剧减少。,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,可变分频模块 如上图中MODE为高电平，D17=D16为低电平，因此电路采用的是单纯的二进制编码来设定分频系数。当输出频率为=1MHz时，分频系数N=100，分频系数的设定为D8D11=0001；当输出频率为=10MHz时，分频系数N=1000，分频系数的设定为D12D15=0001。,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,总体电路,课题意义及主要任务,频率合成器,锁相环技术,系统设计方案,硬件电路设计,总结,完成情况： 该电路主要由四个模块组成：晶振模块，锁相环模块（包括鉴相器，环路滤波器和压控振荡器），固定分频模块和可变分频模块，设计时考虑到输出频率属于高频段，所以选用了芯片74HC4046作为锁相环部分，为了减小对VCO的干扰，锁相环部分由两个74HC4046和一个低通滤波电路组成，固定分频模块由三个74HC191级联组成1024分频，可变分频模块使用的是芯片TC9198并行数据输入的可编程分频器。存在的问题： 硬件电路设计过程中使用的Protues仿真软件，仿真时按