FTU硬件详细设计说明书

精品文档 1欢迎下载 FTU 硬件详细设计说明书 产品线 配电终端 产品类别 产品型号 产品版本 文件状态文件状态文档版本 作 者 完成日期 编制部门硬件开发部 精品文档 2欢迎下载 批准 审核 初审 编写 精品文档 3欢迎下载 1 引言 4 1 1 前言 4 1 2 文档术语 4 1 3 参考文档 4 2 开发环境 4 3 硬件详细设计 5 3 1 系统架构 5 3 2 主板 5 3 2 1 主板硬件框图 6 3 2 2 模块 1 CPU 核心板 6 3 2 3 模块 2 时钟模块 18 3 2 4 模块 3 无线通讯 19 3 2 5 模块 6 以太网接口 25 3 2 6 RS232 RS485 电路 26 3 2 7 SD 卡模块电路 27 3 2 8 直流量采集模块 28 3 2 9 USB HOST 接口 30 3 3 遥控遥信板 32 3 3 1 硬件框图 32 3 3 2 遥信电路模块 32 3 3 3 遥控电路模块 33 3 4 遥测板 34 3 4 1 遥测板框图 34 3 4 2 遥测电路模块 35 3 4 3 电源模块 39 3 4 4 41 3 4 5 元器件总成本 41 3 5 硬件测试方法 41 4 FPGA 逻辑设计 42 4 1 子板逻辑 42 4 1 1 架构概述 42 4 2 主板逻辑 45 5 结构工艺设计 45 5 1 外观设计 45 5 1 1 外形结构 45 5 1 2 铭牌 46 5 1 3 终端内部结构 46 5 2 组屏方案 46 5 3 其他 46 5 4 46 精品文档 4欢迎下载 1 引言 1 1 1 1 前言前言 1 2 1 2 文档术语文档术语 1 3 1 3 参考文档参考文档 2 开发环境 硬件设施 普通个人 PC 软件 protel99 se Cadence 16 3 精品文档 5欢迎下载 3 硬件详细设计 3 1 3 1 系统架构系统架构 背板 OMAP L138 FPGA EP3C25 FPGA EP4CE6 AD7606 X2 AD采集板 X4 FPGA EP4CE6 遥信遥控板 X4 主板 X1电源板 X1 LVDS TX LVDS RX LVDS TX LVDS RX LVDS TX X8 LVDS RX X8 5V 24V 3 2 3 2 主板主板 精品文档 6欢迎下载 3 2 1 3 2 1 主板硬件框图主板硬件框图 EMIFA FPGA 9 LVDS0 LVDS8 内存芯片 MT47H64M16HR DDR2 SDRAM 程序存储芯片 MT29F2G08ABAEAWP NAND FLASH EMIFA DDR2 以太网 DM9161 OMAP138 RMII UART 2 短距离无线模块 SRWF 1022 sUART MMCSD1 GPS模块 sUART RJ45 接口 FPGA UART GPRS CDMA模块 SIM 卡座 RS232 485芯片 2路 232 485 接口 IIC ADC芯片 ADS1015 两路直 流量接 口 USB 接口 USB1 USB2 0HOST SD卡槽 电源模 块 GPIO 控制信号与检测信号 遥遥测测 遥遥信信 遥遥控控 GPIO作作为为同同步步信信号号 加加密密芯芯片片 时时钟钟芯芯片片 温温度度传传感感器器 SPI 3 2 2 3 2 2 CPUCPU 核心板核心板 3 2 2 1 功能 保存各种数据 参数设置等其他需要保存的数据及给各功能模块提供逻辑接口 3 2 2 2 接口描述 32 位 RISC 嵌入式 ARM9 DSP 内核 CPU OMAPL138ZWT 通过内置 DDR2 mDDR 控制器接口外扩 1 片 32M 16 位或 64M 16 位 DDR2 SDRAM MT47H32M16HR MT47H64M16HR 通过内置外部存储器接口 EMIFA 外扩 1 片 128MBytes NandFLASH MT29F1G08ABAEAWP IT 和一片 FPGA ALTERA EP3C25F256 通过内部集成的网络接口控制一片网络芯片 LAN8720A CPU 通过一个 PWM 口作为看门狗的定时喂狗信号来控制 CPU 的复位脚 此外 CPU 核心板把 CPU 内部集成的外设接口 例如 USB UART IIC SPI MMC SD 等 和 GPIO 口及 FPGA 的 LVDS 口引出到核心板接口上供其他功能模块接口使用 精品文档 7欢迎下载 3 2 2 3 设计原理 1 1 DDR2DDR2 因 OMAPL138ZWT 内部集成的 RAM 较小 需外扩一片 RAM 可利用芯片内置的 DDR2 mDDR 控制器接口外扩一片 32M 或 64M 容量的 DDR2 SDRAM MT47H32M16HR 或 MT47H64M16HR 接口如 Figure 15 19 所示 引脚定义如 Table 15 1 所示 为满足信号完整性要求 需要在信号线进行端接处理 因只接了一片 DDR 芯片所以采用串 行端接 原理图如下 精品文档 8欢迎下载 CPU DDR DQ6 CPU DDR DQ7 CPU DDR DQ8 CPU DDR DQ9 CPU DDR DQ10 CPU DDR DQ11 CPU DDR DQ12 CPU DDR DQ13 CPU DDR DQ0 CPU DDR DQ14 CPU DDR DQ1 CPU DDR DQ2 CPU DDR DQ3 CPU DDR DQ4 CPU DDR DQ15 CPU DDR DQ5 CPU DDR A12 CPU DDR A0 CPU DDR A1 CPU DDR A2 CPU DDR A3 CPU DDR A4 CPU DDR A5 CPU DDR A6 CPU DDR A7 CPU DDR A8 CPU DDR A9 CPU DDR A10 CPU DDR A11 R510402 27R 1 R270402 27R 1 R530402 27R 1 R520402 27R 1 R540402 27R 1 R550402 27R 1 R560402 27R 1 R570402 27R 1 R580402 27R 1 R590402 27R 1 R600402 27R 1 R610402 27R 1 R650402 27R 1 CPU DDR CSn5 CPU DDR CLKP5 CPU DDR CLKN5 CPU DDR WEn5 CPU DDR DQS15 CPU DDR RASn5 CPU DDR CASn5 CPU DDR DQM15 CPU DDR DQS05 CPU DDR CKE5 CPU DDR DQM05 CPU DDR A 0 13 5 CPU DDR BA 0 2 5 R690402 27R 1 R700402 27R 1 R710402 27R 1 CPU DDR BA0 CPU DDR BA2 CPU DDR BA1 R1 0402 27R 1 MT47H32M16HR MT47H64M16HR DDR2 SDRAM U2 A0 M8 A1 M3 A2 M7 A3 N2 A4 N8 A5 N3 A6 N7 A7 P2 A8 P8 A9 P3 A10 M2 BA0 L2 ODT K9 DQ0 G8 DQ1 G2 DQ2 H7 DQ3 H3 DQ4 H1 DQ5 H9 DQ6 F1 DQ7 F9 UDQS B7 UDQS A8 LDM F3 VDD J9 VDD M9 VDDL J1 VREF J2 VDDQ E9 VSS A3 VSS E3 VDDQ A9 VDD E1 RFU1 A2 RFU2 E2 CKE K2 CK J8 CK K8 CAS L7 RAS K7 WE K3 CS L8 VDDQ C3 VDDQ C7 VDDQ C9 VSSQ D8 VSSQ E7 VSSQ F2 VSSQ F8 VDD A1 VSS J3 A11 P7 BA1 L3 A12 R2 BA2 L1 VSS N1 VSSDL J7 VSSQ B2 RFU3 R3 DQ8 C8 DQ9 C2 DQ10 D7 DQ11 D3 DQ12 D1 DQ13 D9 DQ14 B1 DQ15 B9 VDD R1 VDDQ G1 VDDQ G7 VDDQ G9 VSS P9 VSSQ D2 VSSQ A7 VSSQ B8 VSSQ H2 VSSQ H8 VDDQ G3 VDDQ C1 UDM B3 LDQS E8 LDQS F7 RFU4 R7 RFU5 R8 R3 0402 27R 1 R2 0402 27R 1 R5 0402 27R 1 R4 0402 27R 1 R7 0402 27R 1 R6 0402 27R 1 R9 0402 27R 1 R8 0402 27R 1 R10 0402 27R 1 R11 0402 27R 1 VCC 3V3D1 2 3 5 6 GND1 2 3 5 6 R12 0402 27R 1 R13 0402 27R 1 1V8 LDO1 3 R14 0402 27R 1 R15 0402 27R 1 R16 0402 27R 1 DDR2 D0 DDR2 D3 DDR2 D2 DDR2 D1 DDR2 D4 DDR2 D7 DDR2 D6 DDR2 D5 DDR2 D8 DDR2 D11 DDR2 D10 DDR2 D9 DDR2 D12 DDR2 D15 DDR2 D14 DDR2 D13 DDR2 D1 DDR2 D0 DDR2 D3 DDR2 D2 DDR2 D5 DDR2 D4 DDR2 D7 DDR2 D6 DDR2 D9 DDR2 D8 DDR2 D11 DDR2 D10 DDR2 D13 DDR2 D12 DDR2 D15 DDR2 D14 DDR2 A1 DDR2 A0 DDR2 A3 DDR2 A2 DDR2 A5 DDR2 A4 DDR2 A7 DDR2 A6 DDR2 A9 DDR2 A8 DDR2 A11 DDR2 A10 R17 0402 27R 1 R18 0402 27R 1 R19 0402 27R 1 R20 0402 27R 1 R21 0402 27R 1 R22 0402 27R 1 R23 0402 27R 1 R24 0402 27R 1 R25 0402 27R 1 DDR2 DQM1 DDR2 DQM0 DDR2 CAS DDR2 RAS DDR2 DQS1 DDR2 DQS0 DDR2 SDCK DDR2 SDCKE DDR2 SDWE DDR2 NSDCK R28 0402 27R 1 R26 0402 27R 1 DDR2 NCS1 DDR2 A12 DDR2 BA2 DDR2 BA1 DDR2 BA0 DDR2 SDCKE DDR2 CAS DDR2 NCS1 DDR2 NSDCK DDR2 SDCK DDR2 DQS1 DDR2 SDWE DDR2 RAS DDR2 DQS0 DDR2 DQM0 DDR2 DQM1 EBI A15 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 DDR VREF VCC 1V8D C17 0402 100nF 10 R123 1K 1 1 10W VCC 1V8D DDR VREF1 R124 1K 1 1 10W C119 0402 100nF 10 C136 0402 100nF 10 R80 0402 27R 1 CPU DDR A13 CPU DDR A 0 13 5 CPU DDR D 0 15 2 NANDFLASH 因 OMAPL138ZWT 内部集成的 ROM 较小 需外扩一片 NANDFLASH 可利用芯片内置的 EMIFA 接口外扩一片 1Gb 或 2Gb 容量的 NANDFLASH MT29F1G08ABAEAWP IT 或 MT29F2G08ABAEAWP IT 外部存储器接口如FigureFigure 20 120 1所示 引脚定义如TableTable 20 20 1 1 TableTable 20 220 2 TableTable 20 320 3 所示 精品文档 9欢迎下载 精品文档 10欢迎下载 外扩 NANDFLASH 如FigureFigure 20 1420 14 所示 为了减少 R B 脚的延时时间 R B 脚上接 1K 的上拉电阻 原理图如下 精品文档 11欢迎下载 NAND RB5 EMA A 0 9 5 7 NANDCS SW1 A6HF 2102 NAND CS5 EBI D 0 15 5 7 EMA WE5 7 EMA OE5 7 U3 MT29F2G08ABAEAWP IT CLE 16 ALE 17 RE 8 WE 18 CS 9 R B 7 WP 19 NC1 1 NC2 2 NC3 3 NC4 4 NC5 5 NC6 6 NC7 10 NC8 11 NC9 14 NC10 15 NC11 20 NC12 21 NC13 22 NC14 23 NC15 24 VSS 25 NC16 26 IO0 29 IO1 30 IO2 31 IO3 32 IO4 41 IO5 42 IO6 43 IO7 44 VSS 48 DNU2 47 NC20 46 NC21 45 NC22 40 VCC 39 NC24 35 VCC 34 NC26 33 NC27 28 NC28 27 DNU1 38 VCC 12 VCC 37 VSS 13 VSS 36 EBI D0 EBI D1 EBI D2 EBI D3 EBI D4 EBI D5 EBI D7 EBI D6 NANDCLEEMA A3 NANDALEEMA A2 NANDOE NANDWE R37 R38 0402 1K 1 NANDCS WP R39 0402 470K 1 VCC 3V3D VCC 3V3DVCC 3V3D C19 0402 100nF 10 C31 0402 100nF 10 C20 0402 100nF 10 C18 0402 100nF 10 NAND RB 3 FPGA 因 FTU 需要采集的交流信号及遥信信号和控制的遥控信号众多 可利用 EMIFA 接口接 一片 FPGA 进行预处理 核心板上的 FPGA 与功能板上的 FPGA 通过 LVDS 进行点对点通讯 将得到数据存放在各功能板相对应的存储区里供 CPU 读取 从而提高系统的实时性和简化 电路设计 将 FPGA 作为 SRAM 存储器挂在 CPU 的 EMIFA 接口上 其接口示意图如FigureFigure 20 1820 18 的红圈部分所示 LVDS 接口需外加端接电阻 参数见 FPGA 数据手册 其原理图如下 注 因所用 FPGA 芯片的真实的 LVDS 口不足 需使用一路仿真 LVDS 口 其端接电阻与 真实的 LVDS 接口的不同 精品文档 12欢迎下载 R144CONF DONE nCE VCC 3V3D VCC 3V3D C98C99C101C100 FPGA DQM05 FPGA DQM15 SRAM口 口 C102 VCC 2V5D C103C104C105C106C108C107C109 VCC 2V5D C110C111C112C113 VCC 3V3D Title SizeDocument NumberRev Date Sheetof Drawn by V1 1 A3 77Thursday June 13 2013 安安 徽徽 中中 兴兴 继继 远远 信信 息息 有有 限限 公公 司司 姚姚 济济 壮壮 VD25 1N4148 VD26 1N4148 VD28 1N4148 VD27 1N4148 C138 10pF C139 10pF C140 10pF C141 10pF VCCD PLL R101 10K 1 C115C114 R102 10K 1 C117C116 R103 10K 1 VCC 3V3D VCC 3V3D DATA R148 0402 50R 1 R149 0402 50R 1 R105 R150 0402 100R 1 VCC 2V5D VDD 1V2D C118 R106 C120C121C122 nCSO ASDO DCLK C123 R151 0402 50R 1 C124C125 nCONFIG C126 R152 0402 50R 1 C128C127 R153 0402 100R 1 C129C130 SYN Signal1 6 R154 0402 50R 1 R155 0402 50R 1 R156 0402 100R 1 C131C132C133 R157 0402 50R 1 C134C137C135 R158 0402 50R 1 R159 0402 100R 1 FPGA INT4 U412 EPCS16 nCS 1 DATA 2 Vcc 3 GND 4 ASDI 5 DCLK 6 Vcc 7 Vcc 8 DATA DCLK nCSO ASDO ASDO nCSO nCE VCC 3V3D VCC 3V3D LVDS0 RX 1 LVDS1 RX 1 LVDS0 RX 1 LVDS1 RX 1 LVDS2 RX 1 LVDS2 RX 1 LVDS3 RX 1 LVDS5 RX 1 LVDS3 RX 1 LVDS5 RX 1 LVDS4 RX 1 LVDS4 RX 1 LVDS7 RX 1 LVDS6 RX 1 LVDS7 RX 1 LVDS6 RX 1 LVDS0 TX 1 LVDS0 TX 1 LVDS1 TX 1 LVDS1 TX 1 LVDS2 TX 1 LVDS2 TX 1 R147 10K 1 LVDS5 TX 1 LVDS5 TX 1 LVDS4 TX 1 LVDS4 TX 1 LVDS3 TX 1 LVDS3 TX 1 LVDS7 TX 1 LVDS7 TX 1 LVDS6 TX 1 LVDS6 TX 1 FPGA TDO FPGA TMS FPGA TCK FPGA TDI LVDS8 TX 1 LVDS8 TX 1 LVDS8 RX 1 LVDS8 RX 1 U413A ALTERA EP3C25F256 Version 1 0 GNDA M12 GNDA E5 GNDA M5GNDA E12 VCCA1 L5 VCCA2 F12 VCCA3 F5 VCCA4 L12 VCCD PLL1 N4 VCCD PLL2 D13 VCCD PLL3 D4 VCCD PLL4 N13 VCCINT F11 VCCINT F7 VCCINT G10 VCCINT G6 VCCINT G7 VCCINT G8 VCCINT G9 VCCINT H11 VCCINT H6 VCCINT J12 VCCINT J6 VCCINT K10 VCCINT K11 VCCINT K7 VCCINT K9 VCCINT L6 VCCINT M11 VCCINT M9 GND B2 GND C5 GND D7 GND E4 GND F6 GND G4 GND H7 GND H8 GND H9 GND J7 GND J8 GND J9 GND K4 GND K6 GND K8 GND L9 GND M13GND M4 GND N10GND N7 GND P12GND P5 GND R15GND R2 VCCIO5 M14 VCCIO5 K14 VCCIO4 P13 VCCIO4 P10 VCCIO4 T16 VCCIO3 P7 VCCIO3 P4 VCCIO3 T1 VCCIO2 K3 VCCIO2 M3 VCCIO1 G3 VCCIO1 E3 VCCIO8 A1 VCCIO8 C4 VCCIO8 C7 VCCIO7 C13 VCCIO7 A16 VCCIO7 C10 VCCIO6 E14 VCCIO6 G14 VREFB8N0 C6 VREFB7N0 C11 VREFB6N0 F14 VREFB5N0 L14 VREFB4N0 P11 VREFB3N0 P6 VREFB2N0 L3 VREFB1N0 F3 GND B15 GND C12 GND D10 GND E13 GND F10 GND G11 GND G13 GND H10 GND J10 GND J11 GND K12 GND K13 GND L10 GND L11 U413B ALTERA EP3C25F256 Version 1 0 RUP1 K5 RDN1 L4 IO VB2N0 J1 J1 IO VB2N0 J2 J2 IO VB2N0 K1 K1 IO VB2N0 K2 K2 IO VB1N0 B1 B1 IO VB1N0 C1 C1 IO VB1N0 C2 C2 IO VB1N0 D1 D1 IO VB1N0 D2 D2 IO VB1N0 F1 F1 IO VB1N0 F2 F2 IO VB1N0 G1 G1 IO VB1N0 G2 G2 IO VB1N0 G5 G5 IO VB2N0 L1 L1 IO VB2N0 L2 L2 IO VB2N0 N1 N1 IO VB2N0 N2 N2 IO VB2N0 P1 P1 IO VB2N0 P2 P2 IO VB2N0 R1 R1 IO VB3N0 L7 L7 IO VB3N0 L8 L8 IO VB3N0 M6 M6 IO VB3N0 M7 M7 IO VB3N0 M8 M8 IO VB3N0 N3 N3 IO VB3N0 N5 N5 IO VB3N0 N6 N6 IO VB3N0 N8 N8 IO VB3N0 P3 P3 IO VB3N0 P8 P8 IO VB3N0 R3 R3 IO VB3N0 R4 R4 IO VB3N0 R5 R5 IO VB3N0 R6 R6 IO VB3N0 R7 R7 IO VB3N0 T2 T2 IO VB3N0 T3 T3 IO VB3N0 T4 T4 IO VB3N0 T5 T5 IO VB3N0 T6 T6 IO VB3N0 T7 T7 RUP2 M10 RDN2 N11 IO VB4N0 N9 N9 IO VB4N0 N12 N12 IO VB4N0 P9 P9 IO VB4N0 P14 P14 IO VB4N0 R10 R10 IO VB4N0 R11 R11 IO VB4N0 R12 R12 IO VB4N0 R13 R13 IO VB4N0 R14 R14 IO VB4N0 T10 T10 IO VB4N0 T11 T11 IO VB4N0 T12 T12 IO VB4N0 T13 T13 IO VB4N0 T14 T14 IO VB4N0 T15 T15 LVDS8 TXN LVDS8 TXP LVDS8 RXN LVDS8 RXP R160 0402 120R 1 U413C ALTERA EP3C25F256 Version 1 0 RUP3 N14 RDN3 P15 DIFFIO R9p J15 DIFFIO R9n J16 IO VB5N0 J13 J13 IO VB5N0 J14 J14 IO VB5N0 K15 K15 IO VB5N0 K16 K16 IO VB5N0 L13 L13 IO VB5N0 L15 L15 IO VB5N0 L16 L16 IO VB5N0 N15 N15 IO VB5N0 N16 N16 IO VB5N0 P16 P16 IO VB5N0 R16 R16 DIFFIO R4p F15 DIFFIO R5n G16 DIFFIO R5p G15 IO VB6N0 B16 B16 IO VB6N0 C15 C15 IO VB6N0 C16 C16 IO VB6N0 D15 D15 IO VB6N0 D16 D16 IO VB6N0 F13 F13 IO VB6N0 F16 F16 IO VB6N0 H15 H15 IO VB6N0 H16 H16 RDN4 E10 RUP4 E11 IO VB7N0 A10 A10 IO VB7N0 A11 A11 IO VB7N0 A12 A12 IO VB7N0 A13 A13 IO VB7N0 A14 A14 IO VB7N0 A15 A15 IO VB7N0 B10 B10 IO VB7N0 B11 B11 IO VB7N0 B12 B12 IO VB7N0 B13 B13 IO VB7N0 B14 B14 IO VB7N0 C14 C14 IO VB7N0 C9 C9 IO VB7N0 D11 D11 IO VB7N0 D12 D12 IO VB7N0 D14 D14 IO VB7N0 D9 D9 IO VB7N0 E9 E9 IO VB7N0 F9 F9 IO VB8N0 A2 A2 IO VB8N0 A3 A3 IO VB8N0 A4 A4 IO VB8N0 A5 A5 IO VB8N0 A6 A6 IO VB8N0 A7 A7 IO VB8N0 B3 B3 IO VB8N0 B4 B4 IO VB8N0 B5 B5 IO VB8N0 B6 B6 IO VB8N0 B7 B7 IO VB8N0 C3 C3 IO VB8N0 C8 C8 IO VB8N0 D3 D3 IO VB8N0 D5 D5 IO VB8N0 D6 D6 IO VB8N0 D8 D8 IO VB8N0 E6 E6 IO VB8N0 E7 E7 IO VB8N0 E8 E8 IO VB8N0 F8 F8 R161 0402 120R 1 R162 0402 170R 1 U413D ALTERA EP3C25F256 Version 1 0 DCLK H1 nSTATUS F4 TCK H3TDI H4 TDO J4TMS J5 CONF DONE H14 DATA0 H2 nCE J3 nCONFIG H5 MSEL0 H13 MSEL1 H12 MSEL2 G12 CLK0 E2 CLK1 E1 CLK2 M2 CLK3 M1 CLK4 E15 CLK5 E16 CLK6 M15 CLK7 M16 CLK8 A9 CLK9 B9 CLK10 A8 CLK11 B8 CLK12 T9 CLK13 R9 CLK14 T8 CLK15 R8 R163 0402 50R 1 R164 0402 50R 1 R165 0402 100R 1 FPGA CS5 EBI D 0 15 4 5 EMA A 0 9 4 5 EMA OE4 5 EMA WE4 5 C300 10uF 16V A TP8 SMD C92 22pF R145 59K 1 VDD 1V2D R146 59K 1 C93 4 7uF L5 CDRH3D14 4R7 U11 AS1301 IN 4 EN 1 FB 5 LX 3 GND 2 FB11 MCP0603F300 1 1 2 2 VDD 1V2D EMA A3 EMA A2 EMA A1 EMA A8 EMA A7 EMA A6 EMA A5 EMA A4 EMA A0 EMA A9 G4 30MHz VCC 4 NC 1 CLK 3GND 2 VCC 3V3D C81 0402 104 10 VDD 1V2D FB12 MCP0603F300 1 1 2 2VCCD PLL VCC 2V5D EBI D4 EBI D3 EBI D2 EBI D1 EBI D0 EBI D9 EBI D8 EBI D7 EBI D6 EBI D5 EBI D13 EBI D12 EBI D11 EBI D10 C95C94C96C97 EBI D15 EBI D14 VCC 2V5D1 FPGA TCK1 FPGA TDO1 FPGA TDI1 FPGA TMS1 nCE1 HL7 FPGA RUN green CONF DONE1 DCLK1 R167 0402 2K 1 nCONFIG1 ASDO1 DATA1 VCC 2V5D nCSO1 R133 0402 50R 1 R132 0402 50R 1 R134 0402 100R 1 R135 0402 50R 1 C142 R136 0402 50R 1 C143 C144 R137 0402 100R 1 C145 R138 0402 50R 1 R139 0402 50R 1 R140 0402 100R 1 R141 0402 50R 1 R142 0402 50R 1 R143 0402 100R 1 4 4 以太网 以太网 以太网芯片采用 RMII 接口的 LAN8720A CPU 通过内部集成的 EMAC RMII 和 MDIO 与 LAN8720A 相连 来建立以太网的物理层连接 其接口示意图如FigureFigure 19 319 3 所示 所示 引脚定 义如TableTable 19 219 2 所示 精品文档 13欢迎下载 外围电路见数据手册 其原理图如下 R269 0402 4 7K 1 R270 0402 4 7K 1 R272 0402 4 7K 1 R273 0402 4 7K 1 VCC 3V3D R274 0402 4 7K 1 R275 0402 4 7K 1 R276 0402 12 1K 1 MDIO6 C296 0402 470P 10 MDC6 MRXD16 MRXD06 M nINT6 MRXER6 MTXEN6 MTXD06 MTXD16 MRXDV6 MRST C297 10uF 16V A TXP1 RXP1 TXN1 RXN1 LED ACT1 LED SPEED1 VCC 3V3D VCC 3V3D1 3 4 5 6 GND GND1 3 4 5 6AVDD1 C298 0402 222 10 ECLK6 7 R277 0402 4 7K 1 VCC 3V3DFB1 FBMA 11 160808 601T 1 1 2 2 G3 50MHz VCC 4 NC 1 CLK 3 GND 2 ECLK VCC 3V3D R84 0402 49 9R 1 C21 0402 104 10 R85 0402 49 9R 1 R86 0402 49 9R 1 R87 0402 49 9R 1 C22 0402 104 10 U409 LAN8720A MDIO 12 MDC 13 RXD1 MODE1 7 RXD0 MODE0 8 NINT REFCLKO 14 RXER PHYAD0 10 TXEN 16 TXD0 17 TXD1 18 CRS DV MODE2 11 NRST 15 XTAL CLKIN 5 XTAL2 4 GND EP 25 RBIAS 24 LED1 REGOFF 3 LED2 nINTSEL 2 RXN 22 RXP 23 TXN 20 TXP 21 VDDIO 9 VDD2A 1 VDD1A 19 VDDCR 6 C293 0402 104 10 C294 0402 105 10 VCC 3V3D C295 0402 104 10 R266 0402 1 6K 1 VDDA 5 5 看门狗 看门狗 看门狗电路选用的是 Sipex 公司的 SP706REN L 复位周期 1 6S 持续时间 200mS 采用 软硬件控制 软件方式软件方式 CPU 通过控制 PWM 口的输出来控制看门狗电路 硬件方式硬件方式 通过 按键控制 MR 的电平来控制看门狗电路 原理图如下 精品文档 14欢迎下载 PWM0 BRD RSTn 4 狗 狗 狗 U406 SP706REN L MR 1 VCC 2 GND 3 PFI 4 PFO 5 WDI 6 RST 7 WDO 8 C301 VCC 3V3D R263 MR VCC 3V3D R264 BRD RSTn MR 4 R265 C302 VCC 3V3D 6 6 供电电路 供电电路 为了防止输入电压过高保护后级的电源管理芯片 在 5V 电源输入端加一保护电路 当输入高于 5 8V 是输出关断 外加一个 LED 用以指示 当 5V IN 5 8V 时 LED 亮 C23 0 1uF 50V X7R D2LED VCC 5VD 5V IN C24 10uF 16V X5R U4 NCP349MNAE IN0 7 IN1 1 OUT0 4 OUT1 5 EN 6 GND 2 FLAG 3 VOLT ERR Any voltage over 5 8V will trigger Overvoltage condition Red LED LED1 will turn on and the DC voltage will be turned off C27 10uF 16V X5R 5V IN FB2 MCP0603F300 1 1 2 2 R88 0402 4 7K 1 TP3 SMD a CPU 供电 CPU 供电为一多电源供电系统 其供电电流和上电顺序要求如下 精品文档 15欢迎下载 电源管理芯片采用 TI 公司的 TPS650250RHBR 通过控制 DC DC 使能端来控制各电平 的上电顺序 外围电路参数见数据手册 原理图如下 精品文档 16欢迎下载 POWER FOR CPU R901E 5 1 10W C28 10uF 16V X5R R91499K 1 1 10W U5 TPS650250RHBR VDCDC3 1 PGND3 2 L3 3 VINDCDC3 4 VINDCDC1 5 L1 6 PGND1 7 VDCDC1 8 DEFDCDC1 9 FB LDO2 10 FB LDO1 11 Vdd alive 12 AGND2 13 VLDO2 14 VINLDO 15 VLDO1 16 EN LDO 17 EN DCDC3 18 EN DCDC2 19 EN DCDC1 20 PWRFAIL 21 DEFDCDC2 22 MODE 23 EN Vdd alive 24 VDCDC2 25 PGND2 26 L2 27 VINDCDC2 28 VCC 29 PWRFAIL SNS 30 AGND1 31 DEFDCDC3 32 TER PAD 33 R93 300K 1 1 10W R92 200K 1 1 10W R95 160K 1 1 10W R94 60K 1 1 10W PWR FAILn VCC 5VD C29 10uF 16V X5R EN DCDC2 1V2 LDO 1V8 LDO R97 4 7K 5 1 10W R98576K 1 1 10W EN DCDC1 VCC 5VD C30 1uF 16V X7R C32 1uF 16V X7R L1 2 2uH 1 7A R99 0E R1004 7K 5 1 10W C33 10uF 16V X5R VDCDC3 L3 2 2uH 1 7A VCC 1V8D VCC 1V3D PER IN MODE C34 10uF 16V X5R C48 10uF 16V X5R C47 10uF 16V X5R VDCDC1 VCC 5VD FB3 MMZ2012S121A C85 10uF 16V X5R C87 10uF 16V X5R VCC 3V3D C88 2 2uF 16V X7R C892 2uF 16V X7R PER IN MODE VCC 5VD R104 4 7K 5 1 10W C90 10uF 16V X5R VDCDC2 L2 3 3uH 2 6A VCC 3V3D1 2 4 5 6 GND1 2 4 5 6 VCC 1V3D1 1V2 LDO1 1V8 LDO1 VCC 2V5D VCC 5VD65V IN1 FB5 MCP0603F300 1 1 2 2 FB6 MCP0603F300 1 1 2 2 FB7 MCP0603F300 1 1 2 2 FB8 MCP0603F300 1 1 2 2 FB9 MCP0603F300 1 1 2 2 TP1 SMD TP2 SMD TP4 SMD TP6 SMD TP5 SMD 上电顺序逻辑电路如下 上电逻辑 5V 输入时 DCDC3 拉高 VDCDC3 输出 VCC 1V3D 拉高 EN DCDC2 VDCDC2 输出 VCC 1V8D 拉高 EN DCDC1 VDCDC1 输出 VCC 3V3D VCC 1V8D EN DCDC2 R107 1K 1 1 10W R108 4 7K 5 1 10W R109 4 7K 5 1 10W Q1 MMBT3904LT1G SOT 23 3 3 2 1VCC 1V3D VCC 5VD POWER SEQUENCEING GENERATION VCC 1V3D VCC 1V8D VCC 3V3D Q2 MMBT3904LT1G SOT 23 3 3 2 1 Q3 MMBT3904LT1G SOT 23 3 3 2 1 Q4 MMBT3904LT1G SOT 23 3 3 2 1 EN DCDC1 R111 1K 1 1 10W R110 4 7K 5 1 10W VCC 5VD R112 4 7K 5 1 10W b FPGA 供电 FPGA 推荐供电电源参数如下表 精品文档 17欢迎下载 VCCIO 采用两种电平供电 为 LVDS 口供电的 Bank1 2 3 5 6 采用 2 5V 供电 其他 Bank 采 用 3 3V 供电 电源芯片使用 AS1301 内核供电 VCC 3V3D C300 10uF 16V A C92 22pF TP8 SMD R145 59K 1 VDD 1V2D R146 59K 1 C93 4 7uF L5 CDRH3D14 4R7 U11 AS1301 IN 4 EN 1 FB 5 LX 3 GND 2 FB11 MCP0603F300 1 1 2 2 LVDS 总线供电 C299 10uF 16V A TP7 SMD C86 22pF R89 187K 1 VCC 2V5D R96 59K 1 C91 4 7uF 3V3L4 CDRH3D14 4R7 U10 AS1301 IN 4 EN 1 FB 5 LX 3 GND 2 FB10 MCP0603F300 1 1 2 2 POWER FOR LVDS BUS OF FPGA 3 2 2 4 可靠性设计 性能 EMC a 静电防护 无 b 快速脉冲群防护 无 c 浪涌防护 无 3 2 2 5 成本估计 约 380 元 精品文档 18欢迎下载 3 2 3 3 2 3 时钟模块时钟模块 3 2 3 1 功能 为系统提供实时时钟 断电情况下该时钟能保持 3 年以上 3 2 3 2 接口描述 时钟芯片通过 SPI 总线与 CPU 相连 3 2 3 3 设计原理 断电时钟保持时间 T 1200mAh 30 550nA 654545 小时 74 年 注 假设电池容量下降到注 假设电池容量下降到 70 70 时时钟芯片不能正常工作 时时钟芯片不能正常工作 1200mAh1200mAh 为电池容量 为电池容量 系统上电时 3 3 0 6 3 6 0 6 0 6 VCC 3 3V 给时钟芯片供电 仅当系统失电时 3 6V 电池才会给时钟芯片供电 D3 为了防止 3 6V 给 3 3V 系统供电 精品文档 19欢迎下载 3 2 3 4 可靠性设计 本部分在公司以往各产品中使用效果良好 时钟精确度高 3 2 3 5 成本估计 10 元 3 2 4 3 2 4 无线通讯无线通讯 3 2 4 1 功能 1 GPRS CDMA 通讯 在终端与主站之间通过公网或者专网建立无线通讯 进行数据交 换 2 GPS 通讯 通过 GPS 进行终端定位 3 短距离无线通讯 本地调试用 3 2 4 2 接口描述 1 1 GPRS CDMA 模块 模块 CPU 通过 UART 与 GPRS CDMA 模块进行数据通讯 通过 4 个 GPIO 控制 GPRS CDMA 模块 的运行及网络灯指示 2 GPS 通讯模块接口模块接口 因主 CPU 串口有限 只有 3 路 2 路用作 232 485 通讯 剩下 1 路用作 GPRS CDMA 通 精品文档 20欢迎下载 讯 故用软串口与 GPS 模块进行通讯 外加两个 GPIO 控制 GPS 模块的复位及唤醒 下图为软串口框图 3 短距离无线通讯 因主 CPU 串口有限 只有 3 路 2 路用作 232 485 通讯 剩下 1 路用作 GPRS CDMA 通 讯 故用软串口与短距离无线模块进行通讯 外加两个 GPIO 控制短距离无线模块的复位 及睡眠 3 2 4 3 原理 硬件采用插板结构 与主板分离 保持主板不动更换不同通讯模块 支持 cdma gprs 通信模块 各模块对主板的接口统一定义 精品文档 21欢迎下载 由于该模块 I O 口允许的输入最大电压是 VEXT 即 2 9 3V 所以输入信号需添 加分压电路 这样输入信号大概被调整至 2 7V 附近 保证正常工作 另外 电 阻 R725 按照数据手册看 由于该引脚内部已经上拉 所以该电阻可以省略 而 且最好不要焊接 因为该脚允许的外接电压最大为 VDDEXT 但以往产品设计的 时候 都加了该电阻 尚未发现问题 精品文档 22欢迎下载 模块原理图 电平转换电路 精品文档 23欢迎下载 Sim 卡接口 需要注意的是 图中 D1 D4 四个静电防护器必须添加 替代以往该处使用的是集成 TVS 芯片 UCLAMP0504 节约成本 2 2 GPSGPS 模块 模块 GPS模块选用SKG16A 通过CPU的软串口将GPS信息传输给CPU 外加收发指示 灯便于观察与调试 3 3 短距离无线模块 短距离无线模块 短距离无线通讯采用上海桑锐电子科技有限公司的成品模块SRWF 1022 其提供透明数 据接口 能适应任何标准或非标准的用户协议 自动过滤掉空中产生的假数据 用 户无需编制多余的程序 实现所收即所发 标准配置提供8个信道 可扩展到16 32 精品文档 24欢迎下载 信道 满足用户多种通信组合方式 提供2个串口三种接口方式 COM1为TTL电平 UART接口 COM2为硬件的RS 232 RS 485接口 相对于软口的RS 232 RS 485接口 其带载能力更强 是软口的6到8倍 工作更加稳定 接口波特率为 1200 2400 4800 9600 19200bps可选 格式为8N1 8O1 8E1用户自定义 可传输无 限长的数据帧 用户编程灵活 接口图如下 串口使用软串口 因短距离无线通讯采用的是成品模块 故只需在电路上加一相应的接口 3 2 4 4 可靠性设计 1 基于无线公网模块的应用已经积累了一定经验 总得来说仍然是驱动层及应用程序层 双重保护 驱动层通过查询模块 获取链路状态 应用程序通过与上位机的通信超时 机制判断链路状态 一旦发现链路异常 即通过重启链路方式修复通信 3 2 4 5 成本估计 210 元 3