计数显示电路设计

计数显示电路设计课 程： VHDL数字系统设计与测试老 师： 学 号： 姓 名： 计数显示电路设计一 设计要求设计输出为3位BCD码的计数显示电路。由三个模块构成：十进制计数器（BCD_CNT）、分时总线切换电路（SCAN）和七段显示译码器电路（DEC_LED）。BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来，这里采用动态分时总线切换电路对数码管进行扫描，对数码管依次分时选中进行输出计数的个、十、百位的数据。框图如图1：图1二 设计原理图2是源程序的RTL级电路图（RTL Viewer ）。整个设计分十进制计数器模块（BCD_CNT）、分时总线切换电路模块（SCAN）和七段显示译码器电路模块（DEC_LED）构成。总的输入为十进制计数器时钟clk，异步复位清零信号reset，分时总线切换电路时钟CL。在reset信号为0期间，在每个clk的上升沿计数器将加1。在每个cl的上升沿将会改变对三个数码管的扫描选通。总的输出为数码管选通信号sel（三位），输出到七段数码管的数据信号ledout（七位）。图2为了检验系统的正确与否，这里还添加了四个输出：十进制计数器输出c1（四位）、c2（四位）、c3（四位），分时总线切换电路一个输出q（四位），它是对计数器输出c1、c2、c3进行分时输出。分时选通个、十、百位的数码管并将相应要显示的数据输出到七段显示译码器电路（DEC_LED），由此实现数码管的动态扫描显示。三 VHDL实现（1）顶层模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity top is -定义了一个顶层的模块topport(clk,reset:in std_logic; CL:in std_logic; c1,c2,c3:out std_logic_vector(3 downto 0); ledout:out std_logic_vector(6 downto 0); q:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0);end top;architecture content of top issignal c1_1,c2_1,c3_1:std_logic_vector(3 downto 0);signal q_1:std_logic_vector(3 downto 0);-因为c1,c2,c3，q是中间信号量，也是输出，故引入c1_1,c2_1,c3_1q_1作为中间变量component BCD_CNT is -定义元件BCD_CNT port(clk,reset:in std_logic; c1,c2,c3:out std_logic_vector(3 downto 0);end component;component SCAN is -定义元件SCANport( c1,c2,c3:in std_logic_vector(3 downto 0); CL:in std_logic; q:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0);end component;component DEC_LED is -定义元件DEC_LEDport( q:in std_logic_vector(3 downto 0); ledout:out std_logic_vector(6 downto 0);end component;beginu1: BCD_CNT port map (clk,reset,c1_1,c2_1,c3_1); -调用元件实例BCD_CNTu2: SCAN port map(c1_1,c2_1,c3_1,CL,q_1,sel); -调用元件实例SCANu3: DEC_LED port map(q_1,ledout); -调用元件实例DEC_LEDc1=c1_1; -中间变量值赋给输出c2=c2_1;c3=c3_1;q =q_1; end content;（2）十进制计数器电路（BCD_CNT）模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity BCD_CNT is port(clk,reset:in std_logic; c1,c2,c3:out std_logic_vector(3 downto 0);end BCD_CNT;architecture cnt of BCD_CNT issignal cn1,cn2,cn3:std_logic_vector(3 downto 0); begin cnt1:process(clk,reset) begin if(reset=1) then cn1=0000; elsif(clkevent and clk=1) then if(cn19) then cn1=cn1+1; else cn1=0000; end if; end if; end process cnt1; c1=cn1; -个位计数 cnt2:process(cn1(3),reset) -cn1(3)是clk的十分频 begin if(reset=1) then cn2=0000; elsif(cn1(3)event and cn1(3)=0) then if(cn29) then cn2=cn2+1; else cn2=0000; end if; end if; end process cnt2; c2=cn2; -十位计数 cnt3:process(cn2(3),reset) -cn2(3)是clk的一百分频 begin if(reset=1) then cn3=0000; elsif(cn2(3)event and cn2(3)=0) then if(cn39) then cn3=cn3+1; else cn3=0000; end if; end if; end process cnt3; c3=cn3; -百位计数end cnt;（3）分时总线切换电路（SCAN）模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity SCAN is port( c1,c2,c3:in std_logic_vector(3 downto 0); cl:in std_logic; q:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0); end SCAN;architecture one of SCAN issignal cnt:std_logic_vector(1 downto 0);signal q_temp:std_logic_vector(3 downto 0);signal sel_temp:std_logic_vector(2 downto 0); begin p1:process(cl) -模3计数器 begin if(clevent and cl=1) then if(cnt2) then cnt=cnt+1; else cnt q_temp=c1; sel_temp q_temp=c2; sel_temp q_temp=c3; sel_temp null; end case; end process p2; q=q_temp; sel ledout ledout ledout ledout ledout ledout ledout ledout ledout ledout null; end case; end process;end one; 四 仿真结果及分析图2是电路的总体输入输出仿真波形。图3由图3可以看出，当扫描频率CL很大的时候，sel从1、2、4变化，即在一个时刻，sel只有一位为高，计数器的输出只有一位C1或C2或C3选中，并且正确的输出。当复位信号reset先为高的时候清零，当变为低的时候随着clk上升沿到来计数器开始计数，从000999，c1为个位,十位为c2,c3是百位。计数器为0时，ledout输出为十六进制3F（2进制0111111），为1时输出为为06H，等等，输出正确。五 仿真结果的讨论由分析可知，扫描时钟CL必须要是clk的3倍以上，否则扫描到的数值状态会发生变化，不能扫描到所有的值，即会出现如