chapter6 数字IC后端流程

2020 4 5 1 CMOS集成电路版图 邓军勇djy 029 85383437 概念 方法与工具 第6章数字IC后端流程 2020 4 5 2 数字IC后端流程 Placement Designplanning CTS Route DFM ChipFinishing DataSetup 2020 4 5 3 基于ICC的数字IC后端设计流程 UseICCompilertoperformplacement DFT CTS routingandoptimization achievingtimingclosurefordesignswithmoderatetohighdesignchallenges 2020 4 5 4 基于ICC的数字IC后端设计流程 Thereisno goldenscript forphysicaldesign 2020 4 5 5 DataSetup 布局布线的准备工作 读入网表 跟Foundry提供的STDCell Pad库以及Macro库进行映射 2020 4 5 6 DataSetup 后端设计数据准备设计网表gate levelnetlist设计约束文件SDCfile物理库文件sc lef io lef macro lef时序库文件sc lib io lib macro libI O文件I Oconstraintsfile tdf 工艺文件technologyfile tf RC模型文件TLU 2020 4 5 7 DataSetup LogicalLibrariesProvidetimingandfunctionalityinformationforallstandardcells and or flipflop Providetiminginformationforhardmacros IP ROM RAM Definedrive loaddesignrules MaxfanoutMaxtransitionMax MincapacitanceAreusuallythesameonesusedbyDesignCompilerduringsynthesisArespecifiedwithvariables target librarylink library 2020 4 5 8 DataSetup 逻辑单元库 一个完整的单元库由不同的功能电路所组成 种类和数量很多 根据其应用可分为三类 标准单元 standardcells 组合逻辑时序逻辑模块宏单元 macroblock ROMRAM专用模块 如ASSP DSP等 Blackbox商业IP 如ARM 标准单元等 模拟模块 如PLL 振荡器等 输入输出单元 I Opadcell 输入输出三态双向 考虑ESD 2020 4 5 9 DataSetup PhysicalReferenceLibraries 2020 4 5 10 DataSetup 物理单元库 和逻辑单元库分类相同 但也包括一些特殊单元 在后端物理实现中的作用有别于其他逻辑电路填充单元 filler spacer I Ospacer用于填充I O单元之间的空隙以形成powerring标准单元fillercell与逻辑无关 用于把扩散层连接起来满足DRC规则和设计需求 并形成powerrails电压钳位单元 tie high tie low 二极管单元 diode 对违反天线规则的栅输入端加入反偏二极管 避免天线效应将栅氧击穿时钟缓冲单元 clockbuffer clockinverter 为最小化时钟偏差 skew 插入时钟缓冲单元来减小负载和平衡延时延时缓冲单元 delaybuffer 用于调节时序阱连接单元 well tapcell 主要用于限制电源或地与衬底之间的电阻大小 减小latch up效应电压转换单元 level shifter 多用于低功耗设计 2020 4 5 11 DataSetup 库文件时序库 描述单元库中各个单元时序信息的文件 lib库 单元延时互连线延时物理库 是对版图的抽象描述 她使自动布局布线成为可能且提高了工具效率 lef库 包含两部分技术LEF 定义布局布线的设计规则和foundry的工艺信息单元LEF 定义sc macro I O和各种特殊单元的物理信息 如对称性 面积大小 布线层 不可布线区域 天线效应参数等 2020 4 5 12 DataSetup TheTechnologyFile tffile Thetechnologyfileisuniquetoeachtechnology Containsmetallayertechnologyparameters Numberandnamedesignationsforeachlayer viaPhysicalandelectricalcharacteristicsofeachlayer viaDesignrulesforeachlayer Via Minimumwirewidthsandwire to wirespacing etc UnitsandprecisionforelectricalunitsColorsandpatternsoflayersfordisplay 2020 4 5 13 1 SpecifytheLogicalLibraries 2020 4 5 14 2 Define logic0 and logic1 2020 4 5 15 3 Createa Container TheDesignLibrary 2020 4 5 16 4 SpecifyTLU ParasiticRCModelFiles TLU isabinarytableformatthatstorestheRCcoefficients 2020 4 5 17 TimingisBasedonCellandNetDelays 2020 4 5 18 5 CreateDesignCEL 2020 4 5 19 6 VerifyLogicalLibrariesAreLoaded 2020 4 5 20 7 DefineLogicalPower GroundConnections 2020 4 5 21 8 ApplyandCheckTimingConstraints 2020 4 5 22 9 RemoveUnwanted IdealNet Networks 2020 4 5 23 10 SavetheDesign It sgoodpracticetosavethedesignaftereachkeydesignphase forexample datasetup designplanning placement CTSandrouting Note TheopencellisstilltheoriginalORCAcell save mw cel asORCA data setup 2020 4 5 24 数字IC后端流程 Placement Designplanning CTS Route DFM ChipFinishing DataSetup 2020 4 5 25 DesignPlanning 芯片设计的物理实施通常被简称为布局布线 P R Place and Route 而P R之前的大量工作 包括DataSetup Floor plan power plan亦非常关键 布图规划的主要内容包括芯片大小 diesize 的规划 I O规划 大量硬核或模块 hardcore block 的规划等 是对芯片内部结构的完整规划和设计 布图规划的合理与否直接关系到芯片的时序收敛 布线通畅 timingandroutability Createafloorplanthatislikelytoberoutableandachievetimingclosure 2020 4 5 26 ICCTerminology Designplanningistheiterativeprocessofcreatingafloorplan Achip levelfloorplanentailsdefining Coresize shapeandplacementrowsPeriphery IO power cornerandfillerpadcelllocationsMacrocellplacementPowergrid rings straps rails Aphysicaldesign orlayout istheresultofasynthesizednetlistthathasbeenplacedandrouted 2020 4 5 27 CreatePhysical onlyPadCells Physical onlypadcells VDD GND cornercells arenotpartofthesynthesizednetlistMustbecreatedpriortospecifyingthepadcelllocations open mw celDESIGN data setupcreate cell vss lvss rvss tvss b pv0icreate cell vdd lvdd rvdd tvdd b pvdicreate cell CornerLLCornerLRCornerTRCornerTL pfrelr 2020 4 5 28 SpecifyPadCellLocations 2020 4 5 29 InitializetheFloorplan 2020 4 5 30 CoreAreaParameters 2020 4 5 31 FloorplanAfterInitialization 2020 4 5 32 InsertPadFillerCells insert pad filler cell fill5000fill2000fill1000 2020 4 5 33 ConstrainingMacros Manually 2020 4 5 34 MacroConstraints AnchorBoundOption 2020 4 5 35 MacroConstraints SideChannelOption Sidechannelsareregionsalongthecoreedgeswhereplacementofmacrosisnotallowed set fp macro array nameARRAY A elements get cells A1A2A3 set fp macro optionsARRAY A side channel 0803040 2020 4 5 36 电源规划 电源规划是给整个芯片的供电设计出一个均匀的网络 电源预算 powerbudgeting 商用惯例为误差在 5 包括从电源网络和PCB板级到封装bonding之间的波动 1 电源I O单元和电源环之间的波动 1 最终到sc之间的电压降 3 2020 4 5 37 电源网络设计 全局电源 电源环线 powerring 指为了均匀供电 包围在sc周围的环形供电金属 用于连接电源I O单元和sc的followingpins 电源条线 powerstrips 指芯片内部纵横交错的电源网格 powergrid 2020 4 5 38 Powerplan 2020 4 5 39 WriteOutFloorplanandDEFFiles 设计交换格式DEF designexchangeformat 文件是由Cadence公司开发的用于描述文件物理设计信息的一种文件格式 DEF描述了芯片的diearea row tracks components nets等 对于设计者而言 有了LEF和DEF文件就可以完整的了解一个设计 2020 4 5 40 数字IC后端流程 Placement Designplanning CTS Route DFM ChipFinishing DataSetup 2020 4 5 41 Placement 布局的主要任务是sc的摆放和优化 布局算法一直是EDA设计中的研究重点 目前仍在发展 Inmostsituationsmacrocellplacementisdeterminedduringdesignplanningandtheirplacementis fixed Itisagoodpracticetofixallmacroplacementsagain justincase 2020 4 5 42 Placement 2020 4 5 43 数字IC后端流程 Placement Designplanning CTS Route DataSetup 2020 4 5 44 芯片中的时钟网络要驱动电路中所有的时序单元 所以时钟负载延时很大并且不平衡 需要插入缓冲器减小负载和平衡延时 时钟网络及其上的缓冲器构成了时钟树 CTS的目的是为了减小时钟偏差 clockskew 时钟信号定义SDCCTS策略时钟树分析 ClockTreeSynthesis 2020 4 5 45 StartingPointbeforeCTS All