第06次课 20101021(集成触发器)

第5章集成触发器与基本时序电路 触发器和时序电路在某时刻的输出状态 不但与该时刻的输入取值有关 还与前一时刻的输出状态有关 本章主要讨论 各种集成触发器 基本RS 电平触发器 边沿触发器 基本时序电路的分析与设计方法 3 5 1基本RS触发器 一 基本RS触发器的结构 与非门组成的RS触发器 Q和相互交叉连接 所以两者一定为互补输出 Q 0时 1 反之也如此 二 基本RS触发器的逻辑功能 Q变为0状态 称为复位 置0 Q变为1状态 称为置位 置1 触发器的状态不变 由原状态决定 称为保持 触发器的状态违反互补关系 实际使用时应避免 通常称为禁用 上述功能通常用真值表描述 波形示例 设初态为0 基本RS触发器应用举例 实现无弹跳开关 无弹跳开关 波形 如键盘去抖 实验箱上的逻辑开关 或非门组成的基本RS触发器 基本RS触发器除用与非门实现以外 还可以用或非门和与 或 非逻辑门电路实现 电路图 功能表 逻辑符号 用或非门构成的基本RS触发器如图所示 已知RS端的输入波形 画出在输入波形作用下Q和端的相对应波形 假定加入SD RD前触发器Q端状态为高电平1 例3 5 1 基本RS触发器特点 S R 不能同时作用 约束条件 输出Q 总是互补 在约束条件下 输出只有两个稳定的状态 称为稳态 因此具有记忆功能 从一个稳态到另一个稳态 需要在输入端加触发 激励 信号 S 作用时 Q 1 R 作用时 Q 0 S R都不作用时 Q维持不变 输入信号直接触发 称为异步电平触发 三 基本RS触发器的动态特性 触发器的动态特性是指触发器的输入数据和触发器状态改变之间的时间配合 为了使触发器的状态翻转稳定 可靠 对基本RS触发器的直接置0 置1的脉冲宽度有一定的要求 以与非门组成的RS触发器为例 设每个与非门的延迟时间为tpd 要完成一次数据存储 置0或置1 或数据存在的有效时间 最小脉宽 应该为2tpd 3 5 2电平触发的触发器 基本RS触发器有直接置 0 和置 1 和状态 保持 功能 但没有时钟控制 因此不能实现多个同类触发器同步工作 而且抗干扰能力差等 在时序逻辑电路中 一般要求用一个统一的时钟 CP ClockPulse 信号来协调整个电路的工作 只有在时钟信号的作用下 电路的输出状态才有可能翻转 没有时钟信号作用时 电路的输出状态就不变 一 高电平触发的RS触发器 也称RS锁存器 在基本RS触发器的基础上增加了两个与非门 逻辑符号 工作原理 令CP作用之前触发器的状态为现态 初始状态 记作 令CP作用之后触发器的状态为次态 下一状态 记作 当CP 0时 触发器状态保持不变 被 封锁 当CP 1时 输出端Q的状态 次态Qn 1 由S R Q原来的状态 现态Qn 决定 功能表 特性表 功能用次态逻辑函数 特性方程 表示 功能用状态转换图表示 它表示触发器从现态转换到次态时对输入端的要求 状态 0或1 有向曲线 现态转移到次态的条件 状态转移规律 转移到新的状态 要求有触发信号 置位 S有效触发 S 1 R不能作用 R 0 复位 R有效触发 R 1 S不能作用 S 0 保持原有状态 要求没有相反的触发信号 保持0 没有置位信号即可 S 0 保持1 没有复位信号即可 R 0 高电平触发RS触发器的动态特性 状态由0翻转为1 状态由1翻转为0 tpdLH 2tpd tpdLH 3tpd R和S端的状态应该在时钟脉冲低电平时完成时钟宽度 3tpd 二 高电平触发的D触发器 在RS触发器的基础上增加一个反相器 就成为D触发器 总是满足RS触发器的约束条件 特性方程为 等效电路 D触发器的逻辑符号为 说明D触发器的次态与D端状态相同 所以又称D锁存器 暂存器 波形示例 D触发器的真值表为 3 5 3边沿触发器 电平触发器 上述RS和D触发器 在时钟脉冲高电平期间 外界的干扰信号会影响输入端RS或D端的状态 使触发器的状态发生变化 这说明电平触发的触发器抗干扰能力较差 边沿触发器只有在CP脉冲的上升沿或下降沿时接收信号 并完成翻转 而与此时刻前后的输入状态无关 所以 触发器响应输入信号的时间极短 电路的可靠性高 抗干扰能力强 目前的集成触发器芯片一般都采用边沿触发方式 一 主从D触发器 主从触发器由两个电平触发的D触发器组成 前者为主触发器 Master 后者为从触发器 Slave 受同一个时钟脉冲CP触发 其翻转特点是分为接收和翻转两个节拍动作 CP 1时 主触发器触发 接收信息 存放在QM中 而从触发器封锁 状态保持不变CP 时 主触发器封锁 从触发器触发 输出数据CP 0时 主触发器封锁 QM信息保持不变 从触发器虽然触发 但输入状态不变 故输出不变 下降沿触发的主从D触发器符号 为了可靠地捕捉D触发器输入端信号 仍要求输入数据在CP下降沿之前先准备好 并能保持一定时间 这段时间通常称为触发器的建立时间tset setuptime 表示下降沿触发 CMOS传输门构成的主从D触发器 高电平异步复位和置位上升沿触发 逻辑符号 二 维持阻塞型D触发器 维持阻塞型触发器简称维阻触发器 通常是上升沿 正边沿 触发 维阻D触发器由六个与非门组成 能实现边沿触发的主要原因是电路中的四条反馈线 逻辑符号 工作原理 CP 0时 由于G3 G4门封锁 G1和G2构成基本RS触发器 因此输出状态不变 各个与非门输出如下所示 在CP上升沿 CP由0变化到1 时 触发器输出按D信号翻转 各个与非门输出变化如下所示 在CP 1期间 由于维持和阻塞作用 触发器状态不会改变 若Q 0 即G3 1 G4 0 G6 1 使G5仍为0 使G3 1 阻塞了置1信号 因此称为阻塞线 G4 0通过 使G6被封锁 即使D有变化也不能通过G6 进而保持Q 0 因此称为维持线 若Q 1 即G3 0 G4 1 G3 0通过阻塞线 使G4输出为1 因此即使D有变化也不能产生置0信号 G3 0通过维持线 使G5保持为1 进而保持Q 1 设电平触发D触发器和上升沿触发D触发器的