三八译码器绝对是下载即可用

论文题目3 8 线译码器 课程论文 要 求 1 掌握 3 8 译码器的构成 原理与设计方法 2 能用 VHDL 语言设计 3 8 译码器电路 3 能够实现 3 8 译码器的译码功能 设计过程 1 设计方案设计方案 用 VHDL 编写相应程序实现 3 8 译码器已达到所要求实现的功能 即输入一 个三位二进制代码能将其译码成 8 位高低电平信号 2 2 上机设计与仿真结果上机设计与仿真结果 2 1 程序设计 一段完整的 VHDL 代码包括程序包 程序实体和程序结构体 程序实体定义 电路的输入输出引脚信号 在次实际中定义 A0 A2 为输入信号引脚 定义 D0 D7 为输出引脚信号 结构体具体描述电路的内部结构和逻辑功能 2 1 12 1 1 3 83 8 译码器的源程序译码器的源程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL 库的说明 ENTITY yima38a IS PORT A IN STD LOGIC VECTOR 2 DOWNTO 0 Y OUT STD LOGIC VECTOR 7 DOWNTO 0 END ARCHITECTURE BEHAVIOR OF yima38a IS BEGIN PROCESS A BEGIN CASE A IS WHEN 000 YYYYYYYYY 00000000 END CASE END PROCESS END BEHAVIOR 2 22 2 仿真结果仿真结果 仿真效果如图 1 和图 2 所示 图 1 仿真效果图 图 2 仿真效果图 3 3 硬件实验方案及实验结果硬件实验方案及实验结果 3 13 1 硬件实验方案硬件实验方案 3 1 13 1 1 3 83 8 译码器工作原理如下 译码器工作原理如下 二进制译码器的输入是一组二进制代码 输出是一组与输入代码一一对应 的高 低电平信号 对于三 八译码器来说 3 位二进制共有 8 种状态 所以 对应的输出有 8 种状态 例如 对于二进制代码 111 来说 输出为 10000000 对于二 四译码器来说 2 位二进制共有 4 种状态 所以对应的输出有 4 种 状态 例如 对于二进制代码 11 来说 输出为 1000 3 3 1 21 2 关于三关于三 八译码器的工作框图八译码器的工作框图 如图 2 所示 INP 2 0 OUTP 7 0 CS 1 YIMA 138 图 2 三 八译码器的工作框图 3 1 33 1 3 译码器内部电路图译码器内部电路图 如图 3 所示 图 3 译码器内部电路 3 1 43 1 4 3 83 8 译码器引脚排列图译码器引脚排列图 如图 4 所示 图 4 3 8 译码器引脚排列图 3 1 53 1 5 3 83 8 译码器的功能表译码器的功能表 输 入输 出 S1 2S3SA2A1A0 0Y 1Y2Y 3Y 4Y 5Y6Y7Y 1000001111111 1000110111111 1001011011111 1001111101111 1010011110111 1010111111011 1011011111101 1011111111110 0 11111111 1 11111111 无论从逻辑图还是功能表我们都可以看到 3 8 译码器的八个输出管脚 任何时刻要么全为高电平 1 芯片处于不工作状态 要么只有一个为低电平 0 其余 7 个输出管脚全为高电平 1 如果出现两个输出管脚在同一个时间为 0 的情况 说明该芯片已经损坏 当附加控制门的输出为高电平 S 1 时 可由逻辑图写出 由上式可以看出 在同一个时间又是这三个变量的全部最小项的译码输 出 所以也把这种译码器叫做最小项译码器 3 8 译码器有三个附加的控制 端 和 当 时 输出为高电平 S 1 译码器处于工作状态 否则 译 码器被禁止 所有的输出端被封锁在高电平 如表 1 所示 这三个控制端也 叫做 片选 输入端 利用片选的作用可以将多篇连接起来以扩展译码器的 功能 带控制输入端的译码器又是一个完整的数据分配器 电路中如果把作为 数据 输入端 在同一个时间 而将作为 地址 输入端 那么从送来 的数据只能通过所指定的一根输出线送出去 这就不难理解为什么把叫做地 址输入了 例如当 101 时 门的输入端除了接至输出端的一个以外全是高 电平 因此的数据以反码的形式从输出 而不会被送到其他任何一个输出端 上 3 23 2 实验结果实验结果 对其仿真图进行仿真分析 OUTP 译码输出标志 INP 为输入信号组 它 由 INP 2 INP 0 三个二进制代码输入信号组成 OUTP 为输出信号组 它由 OUTP 7 OUTP 0 八个输出信号组成 OUTP 为 1 时候表示输出 当输入为 1 11 时 译码后为指定的状态 即输出 10000000 紧接着依次类推 当输入为 110 时 输出输出 01000000 当输入为 101 时 输出 00100000 当输入为 100 时 输出 00010000 输入 011 时 输出为 00001000 输入为 010 时 输 出 00000100 输入为 001 时 输出 00000010 输入为 000 时 输出为 00000 001 4 4 收获和体会收获和体会 本次课程设计是实现基于 VHDL 语言设计 3 8 译码器 这个星期的设计不 仅让我巩固了自己的理论知识 而且也使我的动手能力有所提高 在老师布置完设计题目后 我就开始查阅图书馆以及网站的一些资料 考虑到自己对 EDA 知识的掌握与学习 在确定方案后根据设计任务与要求 完成了本次设计 本次设计使我对所学的知识有了进一步的了解并且从中学 习到了很多东西 硬件描述语言打破了硬件和软件设计人员之间互不干涉的 界限 可以使用语言的形式来进行数字系统的硬件结构 行为的描述 直接 设计数字电路硬件系统 使用语言描述的形式 大大缩短了开发周期 减少 了开发难度 并使得系统更加灵活 稳健 利用 EDA 软件进行编译优化仿真 极大的减少了电路设计时间和可能发生的错误 降低了开发成本 这种设计 方法将在未来的数字系统设计中发挥越来越重要的作用 在这次为期一周的课程设计中 通过程序设计以及上机的软件操作使我 更加熟悉 VHDL 语言的设计方法以及 QUARTSII 软件的应用 课设给我带来不 少的收获 我了解 VHDL 设计的语言使用方法 并进一步熟悉 QUARTSII 软件 的使用和操作方法 波形仿真 提高了将理论应用于实践的能力 同时对我 独立思考和解决问题的能力有了很大的锻炼 从课程设计中学到了不少平时 上课难以学习的知识 提升了自我钻研 提出问题 发现问题解决问题的能 力 在设计的过程中不断培养我对科学的认真 谨慎 耐心等态度 为我以 后的学习和工作打下了良好的基础 遇到问题不能害怕 只要坚持自己的理 论正确那么结果就应该与理论相符合 要抱着对科学认真的态度 只有养成 认真严谨的学习和工作作风才能学到知识 不论是学习或是以后工作 我们 都不能忽略细节 坚信凡是问题都会有原因 要认真思考并检查 一步步修 整 尽量使设计工作更加完整 5