通信集成总复习.doc

一、 FPGA/CPLD简介：1、 概念：FPGA（现场可编程逻辑器件）CPLD（复杂可编程逻辑器件）2、 FPGA 主要资源：（1）可编程逻辑单元：器件可实现数字电路的规模。（2）管脚数目（3）内部RAM数：可用的RAM资源实现可用的存储器。（4）IP核（复杂的IP在某些器件不能实现）：是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，课移植到不同的半导体工艺中去生产集成电路芯片。（5）布线资源：可以连接不同的硬件单元，根据用途不同，布线资源的工艺、速度、驱动能力都不同。包括：全局时钟布线资源；速度快、抖动延时小的长线资源。3、设计流程（Quartus中）：（1）电路设计与输入（2）功能仿真（3）综合优化（4）综合后仿真（5）实现与布局布线（6）时序仿真和验证（7）调试与加载配置4、FPGA/CPLD比较（性能与适用范围）：FPGA规模大，逻辑复杂度高，实现复杂设计，成本高。项目FPGACPLD保密性一般保密性差好适用范围复杂时序功能简单逻辑功能二、同步状态机：1、概念：（有限状态机FSM）是一个有向图形，由一组节点和一组相应的转移函数组成，通过响应一系列事件而“运行”。具体采取的操作不仅取决于接收的事件，还取决于各事件的相对发生顺序。2、分类： Moore状态机：输出只和状态有关，与输入无关。Mealy状态机：输出不仅和状态有关而且和输入有关。3、结构：组合与时序逻辑的组合：l 寄存器用于存储状态；l 组合电路用于状态译码和产生输出信号；l 状态机的下一个状态和输入信号、当钱状态有关。4、设计：（三段式）5、 抽象出状态转移图：三、数字电路设计中的基本概念：1、建立时间：指在触发器的时钟信号上升沿到来前，数据稳定不变的时间。决定了触发器之间的组合逻辑的最大延迟。保持时间：指在触发器的时钟上升沿到来后，数据稳定不变的时间。决定了最小延迟。 对基本函数模型推导分析与时钟周期间定量关系（PPT例题）2、毛刺：（只会在时序仿真时出现） 产生原因：信号在FPGA中通过连线和逻辑单元时，有一定延时，高低电平转换也有延时。多路信号电平值发生变化时，组合逻辑的输出有先后并不同时变化，会出现一些不正确的尖峰信号，即为毛刺。 过滤处理：采用D触发器，将异步转换为同步电路。3、 复位、置位：四、FPGA基本设计原则：1、概念：（1）面积：指一个设计所消耗FPGA/CPLD的逻辑资源数量，由器件携带可编程单元数目决定。对于FPGA可用所消耗的触发器（FF）和查找表（LUT）来衡量，对于CPLD常用宏单元（MC）衡量。也常用设计所占用的等价逻辑门数来衡量设计所消耗FPGA/CPLD的逻辑资源数量。（2）速度：指设计在芯片上稳定运行时所能达到的最高频率，这个频率由设计的时序状况决定。制约速度的瓶颈：2、基本原则：（1）面积与速度的平衡互换原则：两者对立统一，冲突时速度优先。时序余量比较大，运行频率高，意味着设计的健壮性更强，整个系统质量更有保证；设计消耗面积更小，则在单位芯片上实现的功能模块更多，需要芯片数越少，成本降低。（2）硬件原则：硬件系统中各个单元的运算独立，信号流并行。系统行为建模方式：系统级、算法级、寄存器传输级（RTL）、逻辑级、门级、电路开关级。（3）系统原则；（4）同步设计原则。五、思想方法一：1、乒乓操作：应用于数据流控制。常用于流水线式算法，完成数据的无缝缓冲与处理。（1）基本原理（处理流程？）：（2）设计方法：（3）特点：l 通过“输入数据流选择单元”和“输出数据流选择单元”按节拍、互相配合的切换，将经过缓冲的数据流没有时间停顿的送到“数据流运算处理模块”，被运算与处理。l 可以节约缓冲区空间。l 可以达到用低速模块处理高速数据流的效果。2、流水线操作：指一种处理流程和顺序操作的设计思想。（1）基本原理：如果某个设计的处理流程分为若干步骤，而且整体数据处理是“单流向”的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法提高系统的工作频率。（2）设计方法：关键在整个设计时序的合理安排、前后级借口间数据流速的匹配。需统筹考虑各个操作步骤间的数据流量。之所以频率高，是因为复制了处理模块。l 若前级操作时间=后级：前级输出直接汇入后级输入。l 前级时间后级：需通过逻辑复制、串并转换等将数据流分流，或者在前级对数据采用存储、后处理方式，否则会造成与后级处理节拍不匹配。（3）特点与要求：数据流在各个步骤的处理，从时间上看连续，若将每个操作步骤简化假设为通过一个D触发器（就是用寄存器打一个节拍），那么流水线操作就类似于一个移位寄存器组，数据流一次流经D触发器，完成每个步骤的操作。3、资源共享：（1）基本原理：将一些耗用资源较多的模块进行复用。（2）设计方法：先加后选，两个加法器一个数据选择器先选后加，两个数据选择器一个加法器。（加法器耗用资源多，所以法二更节省资源，降低成本。）要点：尽量共享复杂的运算单元；函数和任务定义共享的数据处理模块。六、思想方法二：1、模块划分的基本原则（6个）：（1）对每个同步时序设计的子模块的输出使用寄存器：（优点）便于综合工具权衡子模块中的组合与同步时序部分，更好的时序优化。（2）将相关的逻辑或者可以复用的逻辑划分在同一模块内：（优点）最大程度复用资源，减少面积；利于优化某个功能的时序关键路径。（3）同一模块内只用一个时钟域。（4）时钟域的命名：用来区别设计中各信号的时钟域。（5）合理的模块划分，将不同优化目标的逻辑分开。（6）将存储逻辑独立划分成模块：（优点）便于用综合约束性指定存储单元的结构和所使用资源类型；仿真时减少内存消耗，提高仿真速度。2、异步时钟域的设计：（1）亚稳态： 含义：指触发器无法在某个规定时间段内到达一个可确认的状态。 现象：该触发器无法预测该单元的输出电平，无法预测何时输出才能稳定在某个正确的电平上。触发器还会产生一些不用的中间电平，还可能级联式传播下去。（破坏系统稳定性） 产生原因：在同步系统中，若触发器建立/保持时间不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后较长时间内处于不稳定状态。（2）解决方案：（什么情况用？） 使用两级寄存器采样（仅能降低亚稳态的概率）：即使第一个触发器的输出端存在亚稳态，经过一个Clk周期后，第二个触发器D端得电平仍未稳定的概率非常小，因此第二个触发器Q端基本不会产生亚稳态。 用存储器：七、分频时钟：1、门控时钟：通常用阵列时钟构成门控时钟。每当用组合函数钟控触发器时，通常都存在门控时钟。 正确处理：（课件上例子：寄存器移位输出 +改进方案）门控时钟信号作为赋值使能信号同步输入驱动时钟的逻辑必须只包含一个“与”门或一个“或”门，如果采用任何附加逻辑，在某些工作状态下，会出现竞争产生毛刺。逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其他输入必须当成地址或控制线，他们遵守相对于时钟的建立和保持时间的约束。2、 时钟与复位：3、敏感信号表完整性： 时序逻辑：时钟信号、reset信号。 always（posedge clk） 组合逻辑：将处理进程中用到的所有输入信号、判断条件信号当成触发信号添加至敏感列表。例： always（a or inc_dec） bigin if （inc_dec=0） sum=a+1; else sum=a-1; end4、胶合逻辑及其消除： 概念：用来连接复杂逻辑电路的简单逻辑电路的统称。 消除：5、采用寄存器锁存输出：对设计中没一个模块都次啊用寄存器锁存输出。 目的：使得每个子模块输入信号的输入延迟和输出信号的驱动强度 都可预测。（以上4、5都包含于模块划分的基本原则）八、可综合设计：1、综合：将硬件描述语言的RTL级代码转变为门级网表。 逻辑综合：将RTL级的结构描述转化为逻辑层结构描述，以及将逻辑层结构描述转化为电路结构描述。2、语法：（哪些可被综合？运用不当不会被综合） 可综合的VHDL模型：算法级（部分可综合）；RTL级（完全）；门级（完全）；Input、output、inout、paramete