基于FPGA的直接数字频率合成器的设计—毕业设计.doc

摘 要 在频率合成领域，常用的频率合成技术有直接模拟合成、模拟锁相环、小数分频锁相环等，直接数字频率合成（Direct Digital Frequency Synthesis ，DDFS，简称DDS）是近年来的新的频率合成技术。DDS以稳定度高的参考时钟为参考源，通过精密的相位累加器和数字信号处理，再通过高速D/A变换器产生所需的数字波形，这个数字波形经过一个模拟滤波器后，得到最终的模拟信号波形。DDS是产生高精度、快速频率变换、输出波形失真小的优先选用技术。本文介绍了直接数字频率合成器的基本组成及设计原理，给出了基于FPGA的具体设计方案及编程实现方法。本设计中DDS主要由相位累加寄存器、微控制接口、双端口RAM等三个部分组成。仿真结果表明，该设计简单合理，使用灵活方便，通用性好，可写入各种FPGA芯片。同时，由于FPGA现场可编程，设计复杂或者简单系统完全从实际需要出发，通过重写RAM/ROM数据，可以做到任意波形输出和动态波形输出，这是其他方法所无法比拟的。基于FPGA的直接数字频率合成设计方法，在利用比例乘法器时，可将频率分辨率提高到惊人的程度。因此，DDS广泛应用于电子测量、调频通信、电子对抗等领域。关键词： 直接数字频率合成器(DDS)，VHDL，现场可编程门阵列(FPGA) AbstractIn Frequency domain, the common Synthesis technology has Direct simulation, phase lock loop simulation, decimal Frequency and phase lock loop, Direct Digital Frequency Synthesis (Direct Digital Frequency Synthesis,DDFS,for short DDS) in recent years is the new Frequency Synthesis technology. With high stability of DDS reference clock for reference source, through the precise phase accumulator and digital signal processing, again through high-speed D/A converter for digital waveform, through a filter, the digital waveform finally is converted to simulation signal waveform. Because of high precision , fast conversion of frequency and the little distortion of waveform , DDS is becoming the better choice.The paper introduces the basic direct digital frequency synthesizer design principle, and gives the specific design scheme based on FPGA and programming method. The DDS in this paper is mainly made up by phase accumulate registers, micro control interface and two-port RAM . Simulation results show that the design is simple and reasonable, use agile and convenient, generality, writeable various FPGA chip. Because the FPGA could be programmed directly, when design complicated or simple system completely from the actual need, through rewriting RAM/ROM data, DDS can output any kinds of waveform ,aslo dynamic waveform. which is other methods can not get. This chapter is proposed based on FPGA digital frequency direct synthesis utilization ratio, and the design method of frequency resolution on time-multiplier, will increase to an alarming extent. So it is wdely used in electronic measurement ,spurious frequency modulation communication, electronic counter, and so on.Key words： Direct Digital frequency Synthesizer(DDS)，VHDL，FieldProgrammable Gate Array (FPGA)目录1 前言1 1.1 课题背景1 1.2 课题目的和意义2 1.3 DDS发展前景22 设计开发环境概述4 2.1 FPGA4 2.1.1 FPGA工作原理4 2.1.2 FPGA的应用5 2.2 VHDL6 2.2.1 VHDL系统设计的特点7 2.2.2 VHDL系统优势8 2.3 Quartus II简介93 各种频率合成技术10 3.1 直接模拟（DAS）10 3.2 间接式频率合成（PLL）10 3.3 直接数字频率合成（DDS）114 系统设计15 4.1 模块划分15 4.1.1 微控制器接口模块16 4.1.2 相位累加寄存器16 4.1.3 双端口RAM16 4.2 各功能模块设计与实现17 4.2.1 微控制器接口模块17 4.2.2 比例乘法器模块21 4.2.3 相位累加器模块27 4.2.4 双端口RAM模块27 4.3 顶层模块综合仿真335 结论36致谢37参考文献38附录39491 前言1.1 课题背景直接数字频率合成（Direct Digital Synthesizer，简称：DDS）技术是一种新的全数字的频率合成原理，它从相位的角度出发直接合成所需波形。这种技术由美国学者J.Tiercy,M.Rader和B.Gold于1971年首次提出，但限于当时的技术和工艺水平，DDS技术仅仅在理论上进行了一些探讨，而没有应用到实际中去。近30年来，随着超大规模集成（Very Large Scale Integration,简称：VLSI）、复杂可编程逻辑器件（Complex Programmable Logic Device,简称：CPLD）、现场可编程门阵列（Field Programmable Gate Array，简称：FPGA）等技术的出现以及对DDS理论的进一步探讨，使得DDS得到了飞速的发展。由于其具有频率转换快、分辨率高、频率合成范围宽、相位噪声低且相位可控制的优点，因此，DDS技术常用于产生频率快、转换速度快、分辨率高、相位可控的信号，广泛应用于电子测量、调频通信、电子对抗等领域。近年来，已有DDS技术的波形发生器陆续被研制、生产和投入应用。 运用频率合成技术生产的DDS任意波型信号发生器是较新的一类信号源，并且已经广泛投入使用。它不仅能产生传统函数信号发生器能产生的正弦波、方波、三角波，还可以产生任意编辑的波形。由于DDS的自身特点，还可以很容易的产生一些数字调制信号，如FSK, PSK等。一些高端的信号发生器甚至可以产生通讯信号。同时输出波形的频率分辨率、频率精度等指标也有很大的提高。如HP公司的HP3312可以产生lOmHz-15MHz的正弦波和方波。同时还可以产生lOMHz-5MHz的任意波形。任意波形深度16000点。采样率40M，还具备了调制功能，可以产生AM, FM, FSK拌发、扫频等信号。HP公司的HP33250可以产生luHZ-80MHz的正弦波和方波，产生1Hz到25M的任意波形，任意波形深度64K点，采样率200M。同时也具备了AM,FM, FSK,碎发、扫频等功能。 除了在仪器中的应用外，DDS在通信系统和雷达系统中也有很重要的用途。通过DDS可以比较容易的产生一些通信中常用的调制信号如:频移键控(FSK)、二进制相移键控(BPSK)和正交相移键控(QPSK)。 DDS可以产生两路相位严格正交的信号在正交调制和解调中的到广泛应用，是一中很好的本振源。在雷达中通过DDS和PLL相结合可以产生毫米波线性调频信号，DDS移相精度高,频率捷变快和发射波形可捷变等优点在雷达系统中也可以得到很好的发挥。1.2 课题目的和意义 基于FPGA的直接数字频率合成波形发生器即通常所说的信号发生器是一种常用的信号源，广泛应用于通信，雷达，测控，电子对抗以及现代化仪器仪表等领域，是一种为电子测量工作提供符合严格技术要求的电信号设备，和示波器、电压表、频率计等仪器一样是最普遍、最基本也是应用最广泛的的电子仪器之一，几乎所有电参量的测量都要用到波形发生器。综上所述，不论是在生产还是在科研与教学上，波形发生器都是电子工程师信号仿真试验的最佳工具。随着现代电子技术的飞速发展，现代电子测量工作对波形发生器的性能提出了更高的要求，不仅要求能产生正弦波、方波等标准波形，还能根据需要产生任意波形，且操作方便，输出波形质量好，输出频率范围宽，输出频率稳定度、准确度及分辨率高，频率转换速度快且频率转换时输出波形相位连续等。而传统波形发生器采用专用芯片，成本高，控制方式不灵活，已经越来越不能满足现代电子测量的需要，正逐步退出历史舞台。可见，为适应现代电子技术的不断发展和市场要求，研究制作高性能的任意波形发生器十分有必要，而且意义重大。基于FPGA的DDS波形发生器，由于可以获得很高的频率稳定度和精确度，同时可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，因此发展非常迅速，尤其是最近随着现代电子技术的不断发展，其应用更是有了质的飞跃。目前我国已经开始研制波形发生器，并获得了可喜的成果，但总的来说，我国波形发生器还没有形成真正的产业，并且我国目前在波形发生器的的种类和性能都与国外同类产品存在较大的差距，因此加紧对这类产品的研制显得迫在眉睫。1.3 DDS发展前景近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展，现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。直接数字频率合成器的基本优点是在微处理器的控制下.能够准确而快捷地调节输出信号的频率、相位和幅度。此外，DDS具有频率和相位分辨率高、频率切换速度快、易于智能控制等突出特点。近10多年来AD和Qualcomm等几家公司根据这些改进技术推出了一系列性能优良的DDS专用集成电路.其工作频率可达GHz，频率分辨率可到mHz，排除DAC的限制，杂散指标已可达-70dbc以下。其应用领域也不再限于频率合成，己有专门用于产生LFM信号的。随着集成电路工艺的不断改善，这些产品的功能也愈来愈强大。现在不仅在一个芯片上能够集成DDS所需要的全部功能，例如频率和相位累加器、相位一幅度变换电路和数模转换器(DAC)等，而且也具备了一些有用的调制能力，例如相移键控(PSK)和正交幅度调制(QAM)等。 除了在仪器中的应用外，DDS在通信系统和雷达系统中也有很重要的用途。通过DDS可以比较容易的产生一些通信中常用的调制信号如:频移键控(FSK)、二进制相移键控(BPSK)和正交相移键控(QPSK)。DDS可以产生两路相位严格正交的信号在正交调制和解调中的到广泛应用，是一中很好的本振源。在雷达中通过DDS和PLL相结合可以产生毫米波线性调频信号，DDS移相精度高、频率捷变快和发射波形可捷变等优点在雷达系统中也可以得到很好的发挥。直接数字频率合成(DDS)技术采用全数字的合成方法，所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续，输出相位噪声低和可以产生任意波形等诸多优点。用FPGA设计DDS电路较采用专用DDS芯片更为灵活。因为，只要改变FPGA中的ROM数据，DDS就可以产生任意波形，因而具有相当大的灵活性。相比之下：FPGA的功能完全取决于设计需求，可以复杂也可以简单，而且FPGA芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。另外，将DDS设计嵌入到FPGA芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。因此，采用FPGA来设计DDS系统具有很高的性价比。DDS在通信行业的将起着更加重要的作用。2 设计开发环境概述2.1 FPGAFPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（Application Specific Integrated Circuit简写为ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。 系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 2.1.1 FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 FPGA的基本特点:(1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 (2)FPGA可做其它全定制或半定制ASIC电路的中试样片。 (3)FPGA内部有丰富的触发器和IO引脚。 (4)FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 (5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 2.1.2 FPGA的应用a电路设计中FPGA的应用连接逻辑，控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石。事实上在电路设计中应用FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用IP的设计将成为一个热门行业！搞电路设计的前提是必须要具备一定的硬件知识。b产品设计把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建“首发团队”的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能做到的！产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇。 c系统级应用系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用XilinxV-4, V-5系列的FPGA，实现内嵌POWERPCCPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINIX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助的。2.2 VHDL VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language, 翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 2.2.1 VHDL系统设计的特点与其他硬件描述语言相比，VHDL具有以下特点： （1） 功能强大、设计灵活VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 （2） 支持广泛、易于修改由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。 （3）强大的系统硬件描述能力VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 （4）独立于器件的设计、与工艺无关设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。 （5）很强的移植能力VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。 （6）易于共享和复用VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。 2.2.2 VHDL系统优势（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 （5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.3 Quartus II简介Quartus II是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Quartus II界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Quartus II上可以完成设计输入，元件适配，时序仿真、功能仿真和编程下载整个流程。它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。Quartus II开发系统的特点: (1) 开放的界面Quartus II支持Cadence，Mentor Graphics，Synplicty等其它公司所提供的EDA工具接口。它提供了全面的逻辑设计能力，设计者无须精通器件内部的复杂结构，只需运用自己熟悉的输入工具（原理图、硬件描述语言）进行设计，可以将文本、图形、波形等设计方法任意组合，建立起有层次的数字系统，Quartus II把这些设计转换成最终结构所需要的格式。 (2) Quartus II系统的核心Complier支持Altera公司所有可编程逻辑器件，提供了世界上真正与结构无关的可编程逻辑设计环境。(3) 完全集成化Quartus II的设计输入，处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试,缩短开发周期。 (4) 丰富的设计库Quartus II提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能(Macro-Function)以及新型的参数化的兆功能(Mage-Function)。 (5) 模块化工具设计人员可以从各种设计输入，处理和较验选项中进行选择从而使设计环境用户化。3 各种频率合成技术 顾名思义频率合成技术，就是能从一个高稳定和准确度的标准频率中产生千百万个同一高稳定度和准确度的频率。频率合成技术广泛地应用于通信、导航、雷达、仪器仪表、军事装备等领域、现代的电子系统对频率合成器提出越来越高的要求，主要表现在：转换速度快、频段宽、步进间隔小、杂散小、体积小、重量轻、功耗低等。随着大规模集成电路的发展，频率合成技术日趋完善，目前，主要有以下几种方式。3.1 直接模拟（DAS）直接模拟合成技术是通过对标准参考频率进行加、减、乘、除运算而合成一系列相干频率，其换频率速度主要由电路部件响应速度决定，相位噪声指标也还不错。主要技术问题是杂波干扰，由于直接模拟合成引入了大量的混频器、倍频器、分频器，这些非线性的部件使得杂波抑制相当困难、在实际应用中，这种技术的电路结构比较复杂，体积、重量、成本等方面缺点大大限制其应用、3.2 间接式频率合成（PLL）间接式频率合成技术重要有鉴频器、环路滤波器、压控振荡器、分频器等4个基本部件构成，如下图3-1所示。锁相环是一个相位误差反馈控制系统，它比较输入信号和压控振荡器经分频后输出信号之间的相位差，从而产生误差控制电压来调整压控制振荡器的输出频率，以达到与输入信号倍频的关系。锁相环的频率转换速度与环路滤波器的带宽有关，环路带宽越宽，转换速度越快，而环路带宽又取决于鉴相器频率。才用这种技术产生的频谱较纯，系统体积小、重量轻、成本低、易集成，具有广泛的应用前景。但是，它也有一个致命的缺点，就是在高分辨率情况下，换频速度较慢。分频器鉴相器压控振荡器低通滤波器合成频率参考频率图 3-1 锁相环电路基本结构为了解决高分辨率于高鉴相频率之间的矛盾，可以采用多环技术或者小数分频技术。如果要求分辨率很高，那么采用多环PLL就显得电路结构复杂、成本高、调试困难；而采用小数分频技术，可以轻易解决高分辨率问题，但是小数分频的主要问题是“尾数难抑”，国内外对这方面的研究不少，但是还没有彻底解决。3.3 直接数字频率合成（DDS） DDS的概念最初是有美国学者J.Tierncy，C.M.Rader 和 B.Gold 提出的，它是以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成技术，典型的DDS系统由相位累加器，波形查找表（ROM/RAM），D/A，低通滤波器（Low Pass Filter简称LPF）构成，如图 3-2所示。低通滤波器m相位累加器波形查找表D/A图 3-2 DDS原理框图图中，m为相位累加器步长，也有资料称为频率控制字，是参考频率，是合成频率。其系统的核心是相位累加器，它由一个累加器和一个n位相位寄存器组成（也可用带有输出锁存的累加器代替），如图3-3所示。每来一个时钟脉冲，相位累加器以步长m累加，其结果作为波形查找表地址。当相位累加器加满量程，就会产生一次溢出，完成一个周期性的动作，这个周期是合成信号的一个周期，换句话说，累加器的溢出频率也就是DDS的合成信号频率。相位累加器的输出数据作为波形查找表地址，进行波形的相位幅值的转换，即可在给定的时间上确定输出波形的抽样幅值，如图3-4所示。n位的寻址RAM/ROM相当于把正弦信号离散成具有个样值的序列，以二进制数值形式存储在个地址单元，按照地址不同输出相应的信号幅值。D/A转换器的作用是把合成的数字波形转换成模拟波形。离散量化幅度序列S(n)经D/A转换后变成了阶梯波S(t),值得注意的是，频率合成系统对D/A转换器的分辨率有一定要求，D/A转换器的分辨率越高，合成的阶梯波S(t)台阶数越多，输出的波形的精度也就越高，减少了量化失真。寄存器累加器步长m参考时钟相位码序列图 3-3 相位累加器波形存储器（ROM/RAM）幅度量化序列数据相位吗序列地址图 3-4 相位幅度变换原理图 低通滤波器的作用不容忽视。对D/A输出的阶梯波S(t)进行频谱分析，可知S(t)中除了主频外，还存在分布在，2两边处的非谐波分量。因此，为了取出主频，必须在D/A转换器的输出端接入截止频率为的低通滤波器。DDS具有以下特点：(1) 频率分辨率高。DDS的频率分辨率在固定时，取决于相位累加器的位数n，只要n足够大，理论上就可以获得相应的分辨率精度，这是传统方法难以实现的。(2) 频率变换速度快。在DDS中，一个频率的建立时间通常取决于滤波器的带宽。影响因素为相位累加器，ROM/RAM的工艺结构，D/A转换器及它信号处理过程中可能产生的时延。其中，信号处理的时延与时钟周期相关。由于DDS中不要相位反馈控制，频率建立及切换快，与频率分辨率，频谱纯度相互独立，明显优于PLL。(3) DDS中相位改变是线性过程。数字相位累加器是优良的线性数字增值发生器。因此，DDS的相位误差主要依赖于时钟的相位特性，相位误差小。另外，DDS的相位是连续变化的，形成的信号具有良好的频谱特性，这是传统的直接频率合成法所无法实现的。(4)输出频率范围宽。 理论上，DDS输出的频率范围在，实际上，考虑到低通滤波器的设计，为，而FPGA的时钟频率可达到100MHz，因此，利用FPGA，可以实现输出频率范围很宽的信号。根据前面的讲述，可以得到一下公式： （3-1） （3-2） （3-3） （3-4）其中，是输出波形的周期，n是相位累加器位数，m是相位累加器步长，是输入波形周期。是参考频率，是输出波形频率，是最小分辨率，是最高合成频率。根据奈奎斯特（Nyquist）定理，即采样频率必须不小于被采样信号的最高频率，否则原信号不能被恢复，所以当时，得到最高合成频率，当然，这仅是理论值，实际上与D/A精度、转换速度，滤波网络性能密切相关，一般取，例如，晶振时钟为100MHz时，可知输出合成波频率将出现在较宽频段上。4 系统设计4.1 模块划分 本章所需要设计的直接数字频率合成系统与前面介绍的DDS原理完全一致。从实现方式上看，有如下特色：(1) 引入8级级联的BCD比例乘法器，将频率分辨率提高100万倍！(2) 利用FPGA内部嵌入式存储单元，在FPGA内部集成了2Kbit容量双端口RAM，降低了硬件难度，提高了系统可靠性。从前面的介绍中可以知道，增加相位累加器的位数n，可以提高频率分辨率，最低输出频率可达Hz、mHz甚至是Hz，即DDS的最低合成频率接近零频。有人计算过，如果为50MHz，那么当n为48位时，其分辨率可达179nHz。但是，增加相位累加器的位数n将使加法算法过于庞大，消耗惊人的FPGA资源。何不从入手，对实现任意可分频，利用降低来换取高分辨率呢？事实证明，使用比例乘法器是可行的，经过8级BCD比例乘法器的分频，分频比达到，例如，晶振频率为100MHz，经过分频可以是Hz任意整数频率，整个分频模块仅消耗65个宏单元。现代FPGA内部集成了存储单元，这些是宝贵的存储资源，通常只有通过利用开发商提供的知识产权核（IP CORE）才能使用，这些知识产权核经过严格的测试和优化，可以在特定器件上发挥最大效能，利用这些模块，就是将优秀EDA开发人员的硬件成果嵌入到自己设计中，缩短了开发时间，提高了效率。本章设计的参数选取如下：由相位累加器位数n=8，存储容量2568=2048 bit，晶振频率为100MHz，可知：(1) 频率分辨率 Hz(2) 最高合成频率MHZ前面讲过，这仅是理论值，实际中与具体电路(D/A，滤波器)有关。(3) 相位步进 本设计按照模块化层次化设计方法，根据结构功能，可以划分出3个功能模块，即微控制器接口模块、相位累加器模块、双端口RAM模块。4.1.1 微控制器接口模块微控制器接口模块向微控制器提供友好，方便的操作接口，MCU可通过片选(CS)、地址选通(AS)、数据选通(DS)、数据总线和地址总线来操作其内部寄存器。微控制器接口模块内部实现了6个寄存器，其中，4个位分频寄存器，1个位控制寄存器，1个位数据输入寄存器。此外，8级比例乘法器组成的分频模块以端口映射的方式例化在控制器接口模块中，对外输出参考时钟频率fclk。4.1.2 相位累加寄存器相位累加寄存器是系统的核心模块，使用经过分频器分频后的时钟，范围相当宽广。相位累加器输出相位码序列，作为查寻地址送入双端口RAM，相应地，还有读使能和读时钟信号。相位累加步长m可取，n=0,1,2, ，7这里，为了减小失真，一般m取值不超过32。4.1.3 双端口RAM 利用ALtera提供的Mega Wizard Plug-In Manager定制了数据线和地址线宽度均为8位，存储容量为2048bit的双端口RAM，独立的两套读/写接口，有兴趣的读者不妨使用Mega Wizard Plug-In Manager定制其他的存储器，看看哪种存储器使用起来最方便。0+4.2 各功能模块设计与实现4.2.1 微控制器接口模块如前面所述，顶层实体由3个模块构成：微控制器接口模块、相位累加器模块及双端口RAM模块。由8个比例乘法器级联组成的分频器模块以端口定义的形式例化在微控制器模块中，属于后者的子模块，但是由于比例乘法器的本设计中所发挥的作用很大，加之相关资料少之又少，为了加深读者的领悟，决定做以详细介绍。微控制器接口向8位、16位、32位微处理器级微控制器提供友好的操作接口，如图4-1所示。现在，简单介绍一下输入、输出引脚。图 4-1 微控制器接口模块输入引脚：RESET，系统复位，低电平有效；clk, 时钟信号；cs, 片选信号，低电平有效；as，地址选通信号，低电平有效；ds，数据选通信号，低电平有效；databus，数据总线；宽度为8位；addrbus，地址总线，宽度为3位；输出引脚：ddsen：相位累加器使能，有效时为高电平；fclk：分频时钟，作为相位累加器的输入时钟；m：相位累加步长，m=，n=0,1,2, ，7；dataout：数据输出，作为RAM输入数据；addrout：地址输出，作为RAM输入地址；wern：RAM写使能信号；wrclock：RAM写时钟信号。前面已经提到，DDS内部实现了6个寄存器，其中，4个位分频寄存器，1个位控制寄存器，1个位数据输入寄存器，这些寄存器的地址在表4-1中。表 4-1 寄存器地址名称访问属性地址FWORD1Write000FWORD2Write001FWORD3Write010FWORD4Write011DDSCRWrite100DATAWrite101a. 分频寄存器（FWORD1-FWORD4)以FWORD1为例，如表4-2所示。分频寄存器用于存储分频系数，分频模块由8个BCD比例乘法器构成。每一个比例乘法器需要4位二进制码来确定分频系数，48=32 bit，也就是4 byte。FWORD1对应第一级和第二级比例乘法器，FWORD2对应第三级和第四级比例乘法器，以此类推，FWORD4对应第七级和第八级比例乘法器。表4-2 分频寄存器FWORD1BIT7BIT6BIT5BIT4BIT3BIT2BIT1BIT0b. 控制寄存器（DDSCR)如表4-3所示，控制寄存器只有4位是有意义的，ddsen为相位累加器使能，当其为有效时（逻辑1），相位累加器工作，输出波形。m2、m1、m0是相位累加步长控制字，由于系统设计中规定相位累加步长m=，n=0,1,2, ，7，所以使用3位表示他们足够了，对应的累加步长值如表4-4所示。表 4-3 控制寄存器BIT7BIT6BIT5BIT4BIT3BIT2BIT1BIT0DDSEN0000M2M1M0表 4-4 m2m1m0与相位累加步长m对照表m2m1m0m0001001201040118100161013211064111128c. 数据输入寄存器（DATA）如表4-5所示，微控制器通过数据输入寄存器缓冲，将数据写入双端口RAM中。复位时，地址为0，每向DATA寄存器写一次数据，地址自动加1，直到地址写满，自动清零，准备下一次写入过程。这意味着可以重复多次写波形数据，从而实现任意波形输出和动态波形输出的功能。表 4-5 控制寄存器BIT7BIT6BIT5BIT4BIT3BIT2BIT1BIT0DATA7DATA6DATA5DATA4DATA3DATA2DATA1DATA0本模块通过片选信号、地址选通信号、数据选通信号来锁定地址和数据，当片选信号CS和地址选通信号AS有效时，根据地址总线内容使能对应寄存器。在检测到数据选通信号DS下降沿后，在系统时钟的上升沿将数据写入选中的寄存器中。微控制器接口模块的状态机如图4-2所示：(1) IDLE。当系统上电或复位后，微控制器接口处于此状态。此状态等待片选信号有效和AS信号的下降沿，当条件满足时，状态机切换到STROBE状态。(2) STROBE。当片选信号有效时，状态机在此状态等待，直到DS信号出现下降时沿，切换到DATA_LAUNCH状态；当片选信号无效时，状态机切换到IDLE状态。(3) DATA_LAUNCH。 此状态只持续1个时钟周期，在时钟上升沿写入数据，返回IDLE状态。图 4-2 微控制器接口状态机文件interface内部的各进程说明：第一个进程延迟信号，目的是检测信号跳变。第二个进程是状态寄存器，同步状态。第三个进程是主状态机。第四个进程是写RAM状态机。第五个进程根据地址译码，使能对应寄存器。第六个进程根据使能，写对应寄存器。描述微控制器接口模块的VHDL程序如下见附录。程序的仿真波形如图4-3所示，首先，系统复位，向FWORD1(地址为000)写数据1。作用是设置分频器系数位100：1，可以看到下面的fclk信号输出与系统时钟clk之间的关系；然后，向DDSCR(地址为100)写数据3，查表4-4可知，设置相位累加系数m=8；最后，向数据输入寄存器DATA(地址101)连续写数据，1,2，可以看到写使能信号wren，写时钟信号wrclock以及数据输出、地址输出信号的波形。图 4-3 微控制器接口模块的仿真波形4.2.2 比例乘法器模块比例乘法器分为两种，一种是BCD比例乘法器(CD4527，J690)，另一种是二进制比例乘法器(CD4089)。BCD比例乘法器是由BCD输入数控制输出脉冲序列个数，所谓BCD码指4位二进制表示1位十进制数，对应关系如表4-6。输出脉冲序列的多少取决于一个可变的数X(BCD码或二进制码)与运算系数和输入时钟的运算关系，表示为： （4-1） 因而输出脉冲数总是比小或是等于，式中的是运算系数，K值在BCD比例乘法器中为10，在二进制比例乘法器中为16，n为运算级数。在并行连接方式时，对于第一级比例乘法器n为1。依次，后面几级分别为2，3，4。 这种电路具有用积木式产生很宽范围的数字频率功能，在频率系统中广泛应用，当与可逆计数器及一些控制逻辑连用时，可以实现乘法、加法、减法、开方、平方以及解代数方程和微分方程、积分等功能。表4-6 BCD码与十进制数对应关系BCD码十进制数000000001100102001130100401