应用于超宽带系统中的低功耗、高速FFTIFFT处理器设计.doc

2008 年 9 月Journal on CommunicationsSeptember 2008 第 29 卷第 9 期通 信 学 报Vol 29 No 9 应用于超宽带系统中的低功耗 高速 FFT IFFT 处理器设计 刘亮 王雪静 叶凡 仁俊彦 复旦大学 专用集成电路与系统国家重点实验室 微纳创新平台 上海 201203 摘 要 设计了一种应用于超宽带 UWB 无线通信系统中的 FFT IFFT 处理器 采用 8 8 2 混合基算法进行 FFT 运算 实现了 2 路 64 点或者 1 路 128 点 FFT 功能 并为该算法提出了一种新型的 8 路并行反馈结构 该结 构提高了处理器的数据吞吐率 降低了芯片功耗 为了减少处理器中的乘法数目 提高时序性能 提出了改进 型移位加算法 设计的 FFT IFFT 处理器采用 SMIC 0 13 m CMOS 工艺制造 芯片的核心面积为 1 44mm2 测试 结果表明 该芯片最高数据吞吐率到达 1Gsample s 在典型的工作频率 500Msample s 下 芯片功耗为 39 6mW 与现有同类型 FFT 芯片相比 该芯片面积缩小了 40 功耗减少了 45 关键词 FFT IFFT 超宽带 8 路并行反馈结构 中图分类号 TN492 文献标识码 A 文章编号 1000 436X 2008 09 0040 06 Design of low power and high speed FFT IFFT processor for UWB system LIU Liang WANG Xue jing YE Fan REN Jun yan State Key Lab of ASIC IFFT UWB EPFB structure 1 引言 目前短距离无线通信技术已经进入前所未有 的发展时期 超宽带无线技术能够在10m 的范围以 110Mbit s 的速率或者在 2m 的范围以 480Mbit s 的 速率传输数据 1 2 具有很大的技术潜力与应用前 景 随着信息传输量的不断增加 无线应用 特 别是无线数字家庭的高速发展对无线系统的传输 速率提出了更高的要求 多天线 MIMO 技术能够 在不扩展频带的前提下成倍地提高系统容量 成 为下一代无线通信系统的关键技术 3 MIMO 技术 收稿日期 2006 04 12 修回日期 2008 07 21 基金项目 上海市科委集成电路设计专项课题 超宽带物理层数字基带技术开发及 SOC 实现方法 077062005 Foundation Item STCSM ASIC Design Project UWB Physical Layer Digital Base Band Research and SOC Implementation 077062005 第 9 期刘亮等 应用于超宽带系统中的低功耗 高速 FFT IFFT 处理器设计 41 和 UWB 系统的结合能够提供 Gbit s 级别的数据传 输率以满足不断增长的应用需求 4 但同时对高速 系统的硬件实现提出了新的挑战 众所周知 FFT IFFT 处理器是基于正交频分复用 OFDM 体系 UWB 系统中的重要模块 因此设计一种高速 低 功耗 低成本的 FFT IFFT 处理器成为关键 为了设计一种达到 UWB 系统要求的高速 FFT IFFT 处理器 并且实现面积和功耗的优化 本文提出了一种新型的 8 路并行反馈结构 为了 满足 MIMO 系统的需求 本文采用 8 8 2 混合 基算法实现 FFT 运算 该算法能够实现 2 路并行 64 点 FFT 或者 1 路 128 点 FFT 的灵活配置 另外 本文提出一种改进型移位加算法来减少复数乘法 单元 采用 SMIC 0 13 m 数字 CMOS 工艺实现该 处理器 测试结果表明了本文设计的 FFT IFFT 处 理器在速度和硬件开销上的优越性 2 FFT IFFT 算法 128 点序列 X m 的离散傅立叶变换定义为 1 127 128 0 0127 mT m x TX m WT 其中 为旋转因子 128 exp j2 128 mT WmT 直接计算式 1 的复杂度为 O 1282 快速傅立 叶变换 FFT 将式 1 的计算复杂度降为 其中 r 为 FFT 的基数 r 的取值 128log 128 r O 越大 计算复杂度越低 为了降低 FFT 运算的复杂度并且满足 MIMO 系统 2 路 64 点或 1 路 128 点 FFT 的配置要求 本 文采用 8 8 2 混合基算法实现 128 点 FFT 运算 令 式 1 可以分解为 01 2mmm 01 64TTT 2 0101 10 0 11 01 1 10 0101 163 2 64 01128 00 163 01641282 00 64 01 063 2 2 mmTT mm m TmTmT mm xTTTT xmm W xmm WWW 由式 2 可知 128 点 FFT 运算可通过先进行 2 个 64 点 FFT 运算 乘以旋转因子后再进行 2 点 FFT 运算得到 64 点 FFT 采用基 8 算法实现 式 3 为其具体分解 0101 8 0 7x TTT T 0101 10 77 8 8 0164 00 8 mmTT mm xmm W 3 0 11 01 1 10 77 018648 00 8 m TmTmT mm xmm WWW 考虑到硬件实现的有效性 式 3 中的 8 点 FFT 采用 3 维基 2 FFT 算法 5 实现 128 点序列离散傅立叶反变换可表示为 4 127 128 0 1 0127 128 Tm T x mX T Wm 式 4 进行共轭运算可得 5 127 128 0 1 128 Tm T x mXT W 由式 5 可知 128 点离散傅立叶反变换可以通 过对 128 点 FFT 运算的输入输出数据分别求共轭 得到 这样 128 点 FFT IFFT 处理器中的大部分处 理单元可以共用 从而节约了硬件开销 3 FFT IFFT 硬件设计 3 1 处理器整体结构 基于 8 8 2 混合基算法的 128 点 FFT IFFT 处理器硬件框图如图 1 所示 包括输入串并转换 模块 输出并串转换模块 FFT IFFT 选择模块 FFT 转换核心和重排序模块 其中 接口转换模块完成处理器内部 8 路并 行数据和外部串行数据的转换 FFT IFFT 选择模 块根据功能选择信号 FFT IFFT 选择 对输入数据 虚部的符号进行处理 如进行 IFFT 处理则将输入 数据的虚部进行符号变换 重排序模块将 FFT 转 换核心模块逆序输出的数据调整为正常顺序 FFT 转换核心完成式 1 的运算 其结构如图 1 所示 根据混合基算法 128 点 FFT 转换核心由 2 个并行 64 点 FFT 模块 一个 2 点 FFT 模块和一个旋转因 子计算模块组成 多路选择器用于选择 2 路 64 点 或 1 路 128 点 FFT 的运算输出 64 点 FFT 模块由 2 个基 8 FFT 模块和 1 个旋转因子计算模块组成 3 2 8 路并行反馈结构 目前 针对 FFT 转换核心的硬件实现 主要 有 2 种结构 1 全并行流水线结构 6 2 单路数据 反馈结构 5 在全并行流水线结构中 数据以全并 行的方式单向处理和存储 这种结构的数据吞吐 率较高 但是硬件开销庞大 单路反馈结构通过 42 通 信 学 报第 29 卷 减少运算单元数目和提高存储单元利用率 有效 地减小了处理器的硬件开销 但是数据传输速率 低 很难达到超宽带系统高速率要求 针对超宽带系统高速 低功耗 低成本的要 求 本文结合并行结构和单路反馈结构的优点 提出一种 8 路并行反馈 128 点 FFT 处理器实现结 构 图 2 为该结构的示意图 它由 7 级数据存储 寄存器组 蝶型运算单元 时序控制开关以及旋 转因子计算单元组成 图 3 显示了 8 路并行反馈结构第 i 级的数据时 序 根据 8 8 2 混合基算法 第 i 级蝶型运算单 元输入数据 A B 的间隔为 64 i 需要深度为 64 i 的寄存器组来存储输入数据 如图 2 所示 第 1 个 8 i 时钟周期 寄存器存储前级输入的 8 路并行 数据 A 第 2 个 8 i 时钟周期 寄存器中的数据 A 与前级输入的数据 B 进行蝶型运算 运算结果 A 输出至下级 B 反馈寄存到本级寄存器组 第 3 个 8 i 时钟周期 B 从本级寄存器组读出 输出至 下级 128 点 FFT 最后 3 级蝶型运算数据间隔小 于 8 在 8 路并行结构中 此 3 级蝶型运算输入能 同时到达 不需要寄存器组缓存数据 图 3 数据时序 8 路并行反馈结构具有以下优点 1 数据以 8 路并行的方式进行运算和存储 处理器的吞吐率提高到时钟频率的 8 倍 2 在满足系统吞吐率的前提下 8 路并行结 构能够降低芯片的工作时钟频率 从而降低处理 器的功耗 3 数据反馈结构中 寄存器组以分时复用的 方式存储输入数据以及蝶型运算减法输出 利用 率达到 100 图 1 128 64 点 FFT IFFT 结构 图 2 8 路并行反馈结构 第 9 期刘亮等 应用于超宽带系统中的低功耗 高速 FFT IFFT 处理器设计 43 4 在 8 路并行结构中 最后 3 级数据寄存器 组能够省略 从而减少了硬件开销 3 3 蝶型运算单元 如图 3 所示 蝶型运算单元完成以下功能 6 T AAB BAB W 为了满足超宽带系统的要求 FFT 处理器的 数据吞吐率需要达到 500Msample s 式 6 中的逻 辑运算如果在 1 个时钟周期内完成 电路的关键 路径将过长 导致时序性能降低 难以达到系统 要求 本文设计的 FFT 芯片中一次蝶型运算在 2 个时钟周期内完成 通过增加一级寄存器来提高 系统的时序性能 其结构如图 2 所示 3 4 旋转因子计算模块 由式 1 和式 2 可知 8 8 2 混合基 FFT 算 法需要 2 组旋转因子计算模块 和 1 1 64 mT W 1 1 128 mT W 其中 7 1 1 1 11 164 cos 2 64 sin 2 64 mT WmTimT 8 1 1 1 11 1128 cos 2 128 sin 2 128 mT WmTimT 由式 7 和式 8 可知 128 点 FFT 中旋转因子 计算需要 192 个复数乘法 众所周知 复数乘法 是硬件实现中决定面积和功耗大小的主要模块 采用传统的复数乘法器实现旋转因子计算将带来 不可接受的硬件开销以及时序恶化 本文提出一 种改进型移位加算法代替处理器中的复数乘法 优化设计 根据移位加算法 任意小数可以用 2 的负次幂叠加逼近 8 例如 9 1346814 0 707222222 在式 7 和式 8 中 旋转因子是已知常数 可 以运用移位加算法来计算旋转因子 一个乘法器 可用一组加法器和移位寄存器代替 但是这种算 法中加法链的延迟将恶化处理器的时序性能 本 文利用结合律来改进移位加算法 仍然以 0 707 为 例 移位加算法可以改进为 10 13133814 0 70722 22 222 与式 9 相比 式 10 可以减少一级加法延迟 同理 精心设计其他旋转因子的加法逼近可以得 到相同的改进 由式 7 和式 8 可知 旋转因子是三角函数的 组合 本文利用三角函数的对称特性进一步简化 计算 根据图 4 所显示的三角函数的对称特性 将旋转因子分成 8 个区间 如表 1 所示 只需计 算区间 0 中的旋转因子 其他区间的数据可以通 过符号改变和实部虚部互换得到 这样式 7 和式 8 的计算数目将分别从 64 128 减少到 8 16 从 而节约了 80 的硬件资源 图 4 三角函数对称关系 表 1旋转因子对称关系 区间旋转因子 0A Bj 1 B Aj 2B Aj 3 A Bj 4 A Bj 5B Aj 6 B Aj 7A Bj 结合上文提出的算法和改进 旋转因子计算 模块可以通过一组移位加法单元和区间选择模块 实现 图 5 为旋转因子计算模块的结构框图 44 通 信 学 报第 29 卷 图 5 旋转因子计算模块结构 4 FFT IFFT 处理器 ASIC 实现和性能比较 本文设计的FFT IFFT 处理器采用Verilog 进行 RTL 编码 Synopsys Design Complier 完成逻辑综合 Synopsys Astro 完成布局布线 最后采用SMIC 0 13 m CMOS 工艺流片 芯片核心面积为 1 44mm2 芯片采用 PGA121 封装 图 6 为封装后的芯 片照片 芯片使用由 Xilinx FPGA 以及 Tektronix 逻辑分析仪搭建的测试系统进行了功能和性能的 测试 表 2 列出了 FFT IFFT 芯片的重要参数和测 试结果 测试结果表明 该 FFT 芯片最高达到 1Gsample s 的数据吞吐率 满足了超宽带无线通 信系统的要求 在典型的工作数据率 500Msample s 下 芯片的核心功耗为 39 6mW 表 3 将本文实现的FFT 处理器在功能 硬件开 销 数据传输速率 硬件利用率等方面与现有的应 用于超宽带系统中的FFT 处理器进行了对比 图 6 FFT IFFT 芯片 表 2FFT IFFT 芯片参数 参数数值 工艺0 13 m 1P8M CMOS 封装PGA121 芯片面积1 44mm2 最高工作频率125MHz 最高数据吞吐率1Gsample s 核心功耗39 6mW 500Msample s 表 3现有 FFT IFFT 芯片性能对比 方案功能最高数据吞吐率芯片面积 mm2核心功耗实现工艺 本设计 2 64 128 点 FFT IFFT 1Gsample s1 4439 6mW 500Msample s0 13 m CMOS 设计 2 7 128 点 FFT1Gsample s3 1077 6mW 409 6Msample s0 18 m CMOS 设计 3 9 128 点 FFT1 1Gsample s3 6472mW 409 6Msample s0 18 m CMOS 设计 4 10 64 128 256 点 FFT409 6Msample s2 44188mW 409 6Msample s0 12 m CMOS 本文设计的 FFT 处理器能够处理 2 个 64 点 FFT IFFT 或者 1 个 128 点 FFT IFFT 适用于 基于 MIMO OFDM 技术的超宽带无线通信系统 在满足超宽带系统数据传输速率的情况下 本文 实现的 FFT IFFT 处理器芯片面积比现有同类型 芯片减小了 40 功耗节约了 45 除去较先 进工艺带来的性能增加 本文设计的 FFT IFFT 处理器芯片实现了硬件开销和时序性能间的最佳 均衡 5 结束语 本文设计了应用于超宽带无线通信系统中的 FFT IFFT 处理器 并由 SMIC 0 13 m CMOS 工艺 实现 本文设计的处理器利用 8 8 2 的混合基 算法实现了 2 路 64 点 FFT 或 1 路 128 点 FFT 的 功能 能应用于 MIMO OFDM 系统 在本文提出 的 8 路并行反馈结构中 数据通过 8 路并行的方 式处理 数据传输速率到达 1Gsample s 满足了 下一代高速 UWB 无线通信系统的要求 同时该结 构在满足 UWB 系统要求的数据率同时 降低了处 理器的工作时钟频率 使得芯片的核心功耗降低 到 39 6mW 在硬件消耗较大的旋转因子的计算中 本文提出改进型移位加算法以及利用三角函数对 称性 减小芯片面积的同时 进一步提高了系统 的时序性能 此外 通过数据反馈结构有效提高 了硬件利用率 将芯片的核心面积减小到 1 44mm2 第 9 期刘亮等 应用于超宽带系统中的低功耗 高速 FFT IFFT 处理器设计 45 参考文献 1 BATRA A et al Multi band OFDM Physical Layer Proposal for IEEE 802 15 Task Group 3a S IEEE P802 15 03 268r3 2004 2 TIME DOMAIN UWB applications demonstration regulatory updata A Workshop 2001 3 PAULRAJ A J GORE D A NABAR R U et al An overview of MIMO communications a key to gigabit wireless A Proceedings of the IEEE C 2004 198 218 4 BAEK M YEO S KIM M et al MB OFDM UWB System with multiple antennas for high capacity transmission in wireless personal area network A Consumer Electronics ICCE 2005 IEEE International Conference C 2005 85 86 5 HE S TORKELSON M Designing pipeline FFT processor for OFDM de modulation A Proc URSI int Symp Signals Systems and Electronics C 1998 257 262 6 MAHARATNA K GRASS E JAGDHOLD U A 64 point fourier transform chip for high speed wireless LAN application using OFDM J IEEE J Solid State Circuits 2004 39 3 484 493 7 LIN Y LIU H LEE C A 1 GS s FFT IFFT processor for UWB appl