毕业设计 基于EDA的数字频率计的设计.doc

XX 学院 学生毕业设计 论文 报告 系 别 电子与电气学院 专 业 电子技术 班 号 xx 学 生 姓 名 XX 学 生 学 号 XXXXXXX 设计 论文 题目 基于 EDA 的数字频率计的设计 指 导 教 师 xx 设 计 地 点 XXXXXXXXXXX 起 迄 日 期 xxxx 电子与电气工程学院 毕业设计论文 1 1 毕毕业业设设计计 论论文文 任任务务书书 专业专业 XX 班级班级 xx 姓名姓名 XXX 一 课题名称 基于 EDA 的数字频率计的设计 二 主要技术指标 1 能够测量正弦波 三角波 锯齿波 矩形波等周期性信号的频率 2 能直接用十进制数字显示测得的频率 3 频率测量范围 1HZ 10KHZ 切量程能自动切换 4 输入信号幅度范围为 0 5 5V 要求一起自动适应 5 测量时间 T 1 5S 6 用 CPLD FPGA 可编程逻辑器件实现 三 工作内容和要求 数字频率计是数字电路中的一个典型应用 实际的硬件设计用到的器件较 多 连线比较复杂 而且会产生较大的延时 造成测量误差可靠性差 随着可程逻辑器件 CPLD 的广 泛应用 以EDA工具为开发平台 利用VHDL硬件描述语言 采用自顶向下和基于库的设计 设计者不但 可以不必了解硬件结构设计 而且将使系统大大简化 提高整体的性能和可靠性 本文用VHDL 在CPLD 器件上实现一种数字频率计测频系统 能够用十进制数码管显示被测信号的频率 它不仅能测量频率 还 可以测量其他多种物理量 具有体积小Can measure electric capacity to make into a number type the electric capacity measure an instrument Increase to spread a feeling machine in the electric circuit can also make into a number pulse instrument account a price machine etc Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied extensive This design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system can show to be measured the frequency of signal with the decimal system figures can measure the frequency of sine wave square wave and triangle wave etc signal and return an ability as to it s he various physical quantity carry on diagraph Have the physical volume small and dependable sex Gao and achievement to consume a low characteristics digital cymometer is the diagraph instrument of research production realm indispensabilities such as calculator communication equipments and audio frequency video frequency etc The digital cymometer that adopts VDHL to weave a distance to design a realization accounts in addition to is measured the orthopedics of signal part the key importation part and figures show part rest all in one FPGA realization of chip the whole system simplifies very much and has vivid spot to change sex On the foundation that doesn t change hardware electric circuit carries on various function that the improvement can also raise system further to the system The number s frequency accounts to have high speed precision credibility the anti interference is strong and the spot programmable etc advantage Key words The FPGA chip VHDL language and digital cymometer the digital cymometer account principle diagram and Max plusII software and EDA technique 0 引言 所谓频率 就是周期性信号在单位时间 1s 里变化的次数 本频率计设计测量频率的基本原理 电子与电气工程学院 毕业设计论文 6 6 是 首先让被测信号与标准信号一起通过一个闸门 然后用计数器计数信号脉冲的个数 把标准时间 内的计数的结果 用锁存器锁存起来 最后用显示译码器 把锁存的结果用 LED 数码显示管显示出 来 根据数字频率计的基本原理 本文设计方案的基本思想是分为五个模块来实现其功能 即整个数 字频率计系统分为分频模块 控制模块 计数模块 译码模块和量程自动切换模块等几个单元 并且 分别用 VHDL 对其进行编程 实现了闸门控制信号 计数电路 锁存电路 显示电路等 本频率计设计还可以测量周期性信号 其基本原理与测量频率的基本原理基本一样 首先让被测 信号与标准信号一起通过一个闸门 然后用计数器计数信号脉冲的个数 把被测信号一个周期内标准 基准信号的脉冲计数的结果 用锁存器锁存起来 最后用显示译码器 把锁存的结果用 LED 数码显 示管显示出来 显示管的读数就是被测信号以标准信号的周期为单位乘积的周期 技术性能指标 1 能够测量正弦波 三角波 锯齿波 矩形波等周期性信号的频率 2 能直接用十进制数字显示测得的频率 3 频率测量范围 1HZ 10KHZ 切量程能自动切换 4 输入信号幅度范围为 0 5 5V 要求一起自动适应 5 测量时间 T 1 5S 6 用 CPLD FPGA 可编程逻辑器件实现 第一章 频率计的设计原理 1 1 频率计测量频率的设计原理 1 频率计测量频率的原理 频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲 然后设计计数器对整形后的脉 冲在单位时间内重复变化的次数进行计数 计数器计出的数字经锁存器锁存后送往译码驱动显示电路 用数码管将数字显示出来 需要设计控制电路产生允许计数的门闸信号 计数器的清零信号和锁存器 的锁存信号使电路正常工作 再设计一个量程自动转换电路使测量范围更广 2 频率计测量频率的原理图 频率计测量频率的原理图如下 电子与电气工程学院 毕业设计论文 7 7 脉冲 形成 模 块计数 模块 译码显示模 块 控制 模 块 量程自动切换模块 分频 模 块 锁存 信号 清零 使能 被测信号 基准信号 图 1 1 2 频率计测量周期的原理 1 频率计测量周期的原理 频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲 然后设计计数器对基准信号在 被测信号一个周期内重复变化的次数进行计数 计数器计出的数字经锁存器锁存后送往译码驱动显示 电路用数码管将数字显示出来 需要设计控制电路产生允许计数的使能信号 计数器的清零信号和锁 存器的锁存信号使电路正常工作 再设计一个量程自动转换电路使测量范围更广 2 频率计测量周期的原理图 频率计测量周期的原理图如下 电子与电气工程学院 毕业设计论文 8 8 脉冲形 成模块 计数模块 译码模 块 控制模块 分频模块 量程切换 模块 被 测 信 号 锁存 清零 使能 基准信号 图 2 第二章 频率计测量频率的层次化设计方案 2 1 4 位十进制计数器模块 4 位十进制计数器模块包含 4 个级联十进制计数器 用来对施加到时钟脉冲输入端的待测信号产 生的脉冲进行计数 十进制计数器具有集束使能 清零控制和进位扩展输出的功能 使能信号和清零 信号由闸门控制模块的控制信号发生器所产生来对 4 个级联十进制计数器周期性的计数进行控制 1 十进制计数器元件的设计 十进制计数器的程序如下 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity jishu10 is port clk rst en in std logic cq out std logic vector 3 downto 0 cout out std logic end jishu10 电子与电气工程学院 毕业设计论文 9 9 architecture behav of jishu10 is begin process clk rst en variable cqi std logic vector 3 downto 0 begin if rst 1 then cqi others 0 elsif clk event and clk 1 then if en 1 then if cqi 0 end if end if end if if cqi 9 then cout 1 else cout 0 end if cq 0 elsif clk event and clk 1 then if en 1 then if cqi 0 end if end if end if if cqi 74 then cout 1 else cout 0 end if cq 0 elsif clk event and clk 1 then if en 1 then if cqi 0 end if end if end if if cqi 10 then cout 1 电子与电气工程学院 毕业设计论文 15 15 else cout 0 end if cq cqi end process end behav 编译成功后生成元件图如下 图 9 2 D 触发器的设计 其程序如下 library ieee use ieee std logic 1164 all entity reg 2 is port clk d in std logic q out std logic end reg 2 architecture behav of reg 2 is signal q1 std logic begin process clk 电子与电气工程学院 毕业设计论文 16 16 begin if clk event and clk 1 then q1 d end if end process q q1 end behav 编译成功后生成如下元件图 图 10 将生成的 75 进制计数器 11 进制计数器 10 进制计数器和非门按下图连接来得到 1S 高电平门 闸信号 电子与电气工程学院 毕业设计论文 17 17 图 11 将其电路图进行仿真 其仿真波形如下 图 12 对照其仿真波形 其输出门闸信号高电平为 1S 符合设计 将其电路生成如下元件图 以便顶 层调用 电子与电气工程学院 毕业设计论文 18 18 图 13 2 控制信号发生器模块 该模块主要根据输入高电平的 1S 闸门信号 产生计数允许信号 EN 该信号的高电平的持续时 间即计数允许时间 与输入的门闸控制时钟脉冲周期相同 产生清零信号 RST 在计数使能前对计 数器先清零 产生存储信号 LOAD 在计数结束后 利用上升沿把最新的频率测量值保存在显示寄 存器中 为了产生清零信号 RST 使能信 EN 和存储信号 LOAD 不失一般性 控制信号发生器用 74161 构成 4 分频计数器 用一个与非门 一个或非门和一个异或门实现 3 种译码状态 与闸门模块按下图 连接 图 14 编译成功后进行仿真 其仿真波形如下 电子与电气工程学院 毕业设计论文 19 19 图 15 该功能正确无误后生成的元件符号图如下图所示 图 16 2 3 分频模块的设计 当被测频率超出量程时 设计分频模块对被测频率进行分频衰减 单位上升 从而扩大测量频率 的范围 1 四选一数据选择器 四选一数据选择器的程序如下 library ieee use ieee std logic 1164 all 电子与电气工程学院 毕业设计论文 20 20 use ieee std logic unsigned all entity si xuan 1 is port a b c1 c2 c3 c4 in std logic y out std logic end si xuan 1 architecture behav of si xuan 1 is signal x std logic vector 1 downto 0 begin process a b begin x y y y ynull end case end process end behav 编译成功后进行仿真 其仿真波形如下图 电子与电气工程学院 毕业设计论文 21 21 图 17 其仿真波形真确无误后生成元件符号图如下图所示 图 18 2 分频电路的设计 将生成的四选一数据选择 74139 译码器 D 触发器和 3 个十进制计数器按下图连接 电子与电气工程学院 毕业设计论文 22 22 图 19 编译成功后进行仿真 起仿真波形如下图 图 20 电子与电气工程学院 毕业设计论文 23 23 如图所示 此电路图实现了将被测信号进行分频功能 通过四选一数据选择器的控制按不同的 BA 二进制数值时输出被测信号的 1 分频 10 分频 100 分频 1000 分频 通过二四译码器按不同的 BA 二进制数值时输出四个档次 p0 p1 p2 p3 分别代表 1hz 10hz 100hz 1000hz 为单位 其功 能正确无误后生成可调用的元件图如下 图 21 2 4 译码模块 译码模块是对计数出的数进行译码显示出来 该部分由寄存器 动态扫描电路和译码驱动电路组 成 1 寄存器设计 寄存器是在计数结束后 利用触发器的上升沿把最新的频率测量值保存起来 这样在计数过程中 可不必一直看着数码管显示器 显示器将最终的频率读数定期进行更新 其输出将作为动态扫描电路 的输入 4 位寄存器的 VHDL 源程序如下 library ieee use ieee std logic 1164 all entity reg 4 is port load in std logic din in std logic vector 3 downto 0 dout out std logic vector 3 downto 0 end reg 4 architecture behav of reg 4 is begin process din 电子与电气工程学院 毕业设计论文 24 24 begin if load event and load 1 then dout din end if end process end behav 在源程序中 LOAD 是锁存信号 上升沿触发 din 3 0 是寄存器输入 dout 3 0 是寄存器输出 编译仿真后生成元件图如下图 以便顶层模块的调用 图 22 2 动态扫描电路 本设计采用扫描方式来实现 LED 数码管动态显示 控制好数码管之间的延迟时间相当重要 根 据人眼视觉暂留原理 LED 数码管每秒导通 16 次以上 人眼就无法 LED 数码管短暂的不亮 认为 是一直点亮的 其实 LED 数码管是以一定频率在闪动的 但是 延时 导通频率 也不是越小越好 因为 LED 数码管达到一定亮度需要一定时间 如果延时控制的不好则会出现闪动 或者亮度不够 根据经验 延时 0 005S 可以达到满意的效果 另外 显示的字符有变化时 可在延时到达后送一个 地电平 共阴极数码管 LED 数码管先短暂熄灭 再显示一个字符 可使在视觉上字符的变化更清 楚 动态扫描显示的 VHDL 源程序如下 library ieee use ieee std logic 1164 all use ieee std logic arith all use ieee std logic unsigned all 电子与电气工程学院 毕业设计论文 25 25 entity xu dynamic is port clk reset in std logic din1 in std logic vector 3 downto 0 din2 in std logic vector 7 downto 4 din3 in std logic vector 11 downto 8 din4 in std logic vector 15 downto 12 shift out std logic vector 1 downto 0 bus4 out std logic vector 3 downto 0 end xu dynamic architecture one of xu dynamic is signal scan clk std logic vector 1 downto 0 begin p1 process clk scan clk reset variable scan std logic vector 17 downto 0 begin if reset 1 then scan 000000000000000000 scan clk 00 elsif clk event and clk 1 then scan scan 1 end if scan clkbus4 din1 shiftbus4 din2 shiftbus4 din3 shiftbus4 din4 shiftbus4 din1 shift led7s led7s led7s led7s led7s led7s led7s led7s led7s led7snull end case end process 电子与电气工程学院 毕业设计论文 28 28 end one 程序中 A 3 0 是 0 9 的 BCD 码输入 LED7S 为动态扫描后的驱动显示管电生成元件涂如下 图 24 4 译码电路的设计 将寄存器 动态扫描电路和驱动电路按下图连接 图 25 编译通过后 对该电路进行仿真 其波形如下图 电子与电气工程学院 毕业设计论文 29 29 图 26 如图所示 其电路实现了动态驱动显示功能 其波形正确无误 将其电路生成如下可调用元件图 图 27 2 5 量程自动切换模块 当计数器计数达到 9999 时 再来脉冲就超出量程 为了使计数器计数正确 需要用量程自动切 换对计数显示进行量程切换 增加量程自动切换模块也加大了对频率测量的范围 1 加法器设计 用加法器对计数器溢出脉冲进行计数 用加法器的后两位二进制数值对被测信号进行相应的分频 来实现量程切换 其加法器程序如下 library ieee use ieee std logic 1164 all use ieee std logic unsigned all 电子与电气工程学院 毕业设计论文 30 30 entity yichu jiajishu is port clk rst in std logic a b out std logic end yichu jiajishu architecture behav of yichu jiajishu is signal x std logic vector 6 downto 0 begin process clk rst begin if rst 1 then x 0 elsif clk event and clk 1 then if x 4 then x x 1 else x 0 end if end if end process a x 0 b 0 elsif clk event and clk 1 then if en 1 then if cqi 0 end if end if end if if cqi 11 then cout 1 else cout 0 end if 电子与电气工程学院 毕业设计论文 35 35 cq cqi end process end behav 编译成功后生成元件图如下 图 34 本设计中测周期时选取的基准信号频率为 12Mz 为了得到不同周期的信号与被测信号进行比较 来测量被测信号的周期 用八选一数据选择器 74151 38 译码器 74138 和已编程好生成的元件如下图 进行连接 电子与电气工程学院 毕业设计论文 36 36 图 35 编译成功后进行仿真 其波形仿真如下 图 36 其波形正确无误 将其电路生成能调用的元件图如下 图 37 4 4 控制模块 该模块主要根据输入被测信号 产生计数允许计数信号 EN 该信号的高电平的持续时间即计数 允许时间 与输入的被测信号周期相同 产生清零信号 RST 在计数使能前对计数器先清零 产生 存储信号 LOAD 在计数结束后 利用上升沿把最新的频率测量值保存在显示寄存器中 不失一般性 控制信号发生器用 74161 构成 4 分频计数器 用一个与非门 一个或非门和一个异 电子与电气工程学院 毕业设计论文 37 37 或门实现 3 种译码状态 为了产生清零信号 RST 使能信 EN 和存储信号 LOAD 其原理图如下图所 示 图 38 对其原理电路进行仿真 其波形如下 图 39 其波形正确无误 生成可调用元件图如下 电子与电气工程学院 毕业设计论文 38 38 图 40 4 5 量程切换模块 该模块是对被测频率的周期单位进行切换 使频率计测量周期的范围加大 加法器设计 其程序如下 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity zhou jiafa is port clk rst in std logic a b c out std logic end zhou jiafa architecture behav of zhou jiafa is signal x std logic vector 8 downto 0 begin process clk rst begin if rst 1 then x 0 elsif clk event and clk 1 then 电子与电气工程学院 毕业设计论文 39 39 if x 9 then x x 1 else x 0 end if end if end process a x 0 b x 1 c x 2 end behav 其仿真无误后 生成可调用元件图如下 图 41 将生成的加法器和触发器按如下电路连接 电子与电气工程学院 毕业设计论文 40 40 图 42 将设计的电路进行仿真 其波形图如下 图 43 其波形图正确无误 生成可调用元件图如下 电子与电气工程学院 毕业设计论文 41 41 图 44 第五章 频率计测量周期顶层电路原理图设计 在成功完成底层单元电路模块设计仿真后 可根据第 3 章的测频原理图 把上面的各个模块按照 下图连接起来 图 45 将其电路进行仿真 其波形如下 电子与电气工程学院 毕业设计论文 42 42 图 46 如图所示 其波形正确无误 第六章 下载测试 6 1 编译 程序设计好后进行编译保存 6 2 管脚配置 编译好后对其输入输出信号进行管脚配置 6 3 编程下载和测试 6 3 1 编程下载 在 EDA 实验箱上按照管脚配置进行连线 然后下载到 EDA 实验箱上 6 3 2 测试 6 3 2 1 频率测试 电子与电气工程学院 毕业设计论文 43 43 把下载到 EDA 实验箱上的频率计对 EDA 实验箱上的基准频率进行测试 对照 7 3 2 测得的频 率和实际频率 看设计的程序是否正确 6 3 2 2 周期测试 把下载到 EDA 实验箱上的频率计对 EDA 实验箱上的基准频率进行周期测试 计算出其