CPLD基本结构.doc

CPLD的基本结构1基于乘积项的CPLDCPLD (Complex Programmable Logic Device)直译的话称为复杂可编程逻辑芯片。它也属于大规模集成电路LSI (Large Scale Integrated Circuit)里的专用集成电路ASIC (Application Specific Integrated Circuit)。适合控制密集型数字型数字系统设计，其时延控制方便。CPLD是目前集成电路中发展最快的器件之一。 结构CPLDPLD即programmable logic device，译为可编程逻辑器件，是一个可以产生任意逻辑输出的通用型数字逻辑电路器件。PLD有很高的集成度，足以满足设计一般的数字系统的需要，与门、或门、非门是PLD最基本的构成。 的结构是基于乘积项（Productterm）的，现在以Xilinx公司的XC9500XL系列芯片为例介绍CPLD的 基本结构，如图1所示，其他型号CPLD的结构与此非常类似。CPLD可分为3部分：功能模块（FunctiON Block）、快速互连矩阵（FastCONNECT Switch Matrix）和I/O控制模块。每个功能模块包括可编程与阵列、乘积项分配器分配器是有线电视传输系统中分配网络里最常用的部件，用来分配信号的部件。它的功能是将一路输入信号均等地分成几路输出，通常有二分配、三分配、四分 配、六分配等。 有线电视网的频率不断提升，功能不断加强，因此对分配器的要求不断提高。 在接口设备上分配器是将音视频信号分配至多个显示设备或投影显示系统上的一种控制设备。它是专门分配信号的接口形式的设备。 全文和 18个宏单元，功能模块的结 构如图2所示。快速互连矩阵负责信号传递，连接所有的功能模块。I/O控制模块负责输人输出的电气特性 控制，比如可以设定集电极开路输出、三态输出等。图1中的I/O/GCK，I/O/GSR，1/0/GTS是全局时钟、全 局复位和全局输出使能信号，这几个信号有专用连线与CPLD中每个功能模块相连，信号到每个功能模块的 延时相同并且延时最短。图1 基于乘积项的CPLD内部结构图2 功能模块的结构宏单元是CPLD的基本结构，由它来实现基本的逻辑功能。图3所示为宏单元的基本结构。图3中左侧是乘 积项阵列，实际就是一个与或阵列，每一个交叉点都是可编程的，如果导通就实现“与”逻辑，与后面的乘积项分配器分配器是有线电视传输系统中分配网络里最常用的部件，用来分配信号的部件。它的功能是将一路输入信号均等地分成几路输出，通常有二分配、三分配、四分 配、六分配等。 有线电视网的频率不断提升，功能不断加强，因此对分配器的要求不断提高。 在接口设备上分配器是将音视频信号分配至多个显示设备或投影显示系统上的一种控制设备。它是专门分配信号的接口形式的设备。 一起完成组合逻辑。图3右侧是一个可编程的触发器，可配置为D触发器或T触发器，它的时钟、清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输出给互连矩阵或输出到I/0脚。图3 CPLD的宏单元结构2CPLD逻辑实现原理下面以一个简单的电路为例，具体说明CPLD是如何利用以上结构实现逻辑的，电路如图4所示。假设组合逻辑的输出为f，则f（A十B）* C *（!D）A * C*!DB*C *!D（以!D表示D的“非”），CPLD将以图5的方式来实现组合逻辑f。A，B，C，D由PLD芯片的引脚输人后进入互连矩阵，在内部会产生A，A，B，B，C，C，D，D 8个输出。图5中每一个叉表示相连（可编程熔丝导通），所以得到：ffl12（A* C *!D）（B*C*!D），这样就实现了组合逻辑。图4中，D触发器的实现比较简单，直接利 图4 简单逻辑电路逻辑电路是包含逻辑关系的数字电路， 以二进制为原理、实现数字离散信号的传递，逻辑运算和操作的电路。最基本的逻辑电路是常见的门电路，而最简单的门电路为与电路、或电路和非电路。 全文 图5 CPLD的逻辑实现用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进人芯片内部的全局时钟专用通 道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片引脚。这样CPLD就完成了图4所示电路的功能。以上这些步骤 都是由软件自动完成的，不需要人为干预。图4的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是 不可能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏