ise使用教程(修改稿)

ISE软件概述,ISE系列软件特点综述,Xilinx作为当今世界上最大的FPGA/CPLD生产商之一，长期以来一直推动着FPGA/CPLD技术的发展。其开发的软件也不断升级换代，由早期的Foundation系列逐步发展到目前的ISE10.x系列。ISE是集成综合环境(Integrated Software Environment)的简称，是Xilinx提供的一套工具集，其集成的工具可以完成FPGA/CPLD从源码输入、仿真、综合到下板调试的整个开发过程。,ISE系列软件特点综述,ISE主要特点它是一个集成环境，可以完成整个FPGA/CPLD开发过程。ISE界面风格简洁流畅，易学易用。ISE有丰富的在线帮助信息，结合Xilinx的技术支持网站，一般设计过程中可能遇到的问题都能得到很好的解决。强大的设计辅助功能。,ISE系列软件特点综述,以上所讲的特点为ISE各个版本所共有的。目前Xilinx公司发布的ISE最新版本为Xilinx ISE10.x，各个版本之间主要差异在于支持的器件种类和综合布线工具所使用的优化算法，在集成开发环境的操作界面上大致没什么变化。在后面的课程中均以Xilinx ISE 9.2i 为例进行。,Xilinx ISE 9.2i,工程管理窗口用于管理工程中的文件,文件处理窗口用于选择对选中文件的处理方式,文件编辑窗口(HDL editor Workspace)用于对文件的编辑,源文件模式视图,Xilinx ISE 9.2i 使用指南,设计流程,通过可完成,设计输入,、创建工程按照以下步骤创建一个工程： a、选择FileNew Project b、在出现对话框中输入工程名称，工程存放路径及设计流程模式，点击下一步。 c、进行器件属性选择。至此完成了一个工程的创建。在工程创建过程中需要特别注意的就是器件属性的选择，所选择的器件属性一定要和你所拥有的开发板上的芯片类型一致。,点击FILE菜单的NewProject,在此处输入“工程名称”,在此处选择“工作目录”,设计流程模式,器件系列名称,器件类型,器件封装,器件速度等级,综合仿真工具,设计输入,以创建一个计数器为例，完成源代码的输入。 a、选择projectNew Source b、选择VHDL Module作为源程序类型 c、输入文件名counter和存放路径完成源文 件的创建。完成后，源代码文件counter.vhd将会显示在HDL编辑窗口中，ISE软件将自动添加计数器的Library, Use, Entity, Architecture等语句的描述生成源程序代码框架。,点击project菜单的New Source,设计输入,要完成这个计数器模块，可以在ISE自动生成的代码框架基础上通过自己编写代码完成，也可使用ISE的语言模板（ISE Language Template）工具来完成。选择EditLanguage Template或者通过点击工具栏中最右端的灯泡按钮 来打开语言模板。在语言模版（Language Template ）窗口中，有很多Xilinx提供的参考代码片断，找到需要的counter代码片断。,设计输入,语言模版工具界面截图,从 VHDL 综合模板中选择计数器模板(Counter Template) 并把它拖动或粘贴到源程序 counter.vhd 的 begin 和 end 之间,设计输入,粘贴修改后的Counter.vhd,保存counter.vhd即完成了设计输入,VHDL设计语法检查及综合,1.将输入好的VHDL保存,2.双击Synthesize-XST进行语法检查和综合,综合通过后查看综合报告,综合报告中包含很多有用信息，比如器件资源使用情况，这些信息对自己的编程能力的提高很有帮助。,查看RTL视图,1.双击,2.双击此元件封装形式可以看到底层RTL视图,查看技术视图,1.双击,2.双击,技术视图,功能仿真,在ISE中一般使用第三方软件ModelSim来完成仿真工作。在开始调用ModelSim之前需生成一个测试文件。这个工作可以通过调用ISE中的HDL Bencher工具来完成。HDL Bencher是ISE中集成的一个比较有特色的仿真辅助工具。它将我们的设计输入导入其测试环境，根据用户在图形界面下编辑的测试波形，直接生成测试激励文件，然后调用仿真工具进行仿真验证。,功能仿真,首先在 Project Navigator 中创建一个 testbench 波形源文件该文件将在 HDL Bencher 中进行修改1. 在工程项窗口Project Window的源文件中选中计数器(counter.vhd)2. 选择 Project - New Source3. 在新的对话框中选择新文件类型为 Test Bench Waveform， 键入文件名为counter_tbw5. 点击 Next6. 点击 Next7. 点击 Finish此时HDL Bencher 程序自动启动并等候你输入所需的时序需求,时钟时序调整,生成的图形化测试激励文件,1.通过鼠标点击改变输入信号的高低电平来完成输入信号的初始化,2.初始化完成后进行保存,注意仿真前ISE的仿真工具设置1.在Sources for下拉菜单中选中Behavioral Simulation.2. 在 Sources in Project 窗口中选中 counter_tbw.tbw 文件 3. 在 Processes 窗口中点击 ModelSim Simulator 旁边的+符号展开 ModelSim 仿真器的层次结构4.双击“Simulator Behavioral Model”, ModelSim 仿真软件会自动运行对波形文件进行仿真。,用ModelSim进行仿真,几点需要注意的地方,用 ModelSim 进行仿真，包括 行为仿真亦即功能仿真和布局布线后的仿真亦即时序仿真（详细可以去参考ModelSim教程）,用ISE自带的仿真工具仿真,ISE仿真工具设置,1.双击,2.选择仿真工具为ISE Simulator,仿真结果,双击,自己设计VHDL仿真文件进行仿真,将仿真软件改回ModelSim,创建仿真文件。,注意,新建源文件,设计仿真激励文件,加入两个进程（时钟程序及控制程序）进行简单的初始设置,Test_clock:processbeginclk=0;wait for 10 ns;clk=1;wait for 10 ns;end process;tb : PROCESSBEGIN- Wait 100 ns for global reset to finishwait for 100 ns;direction=1;wait for 200 ns;direction=0;- Place stimulus herewait; - will wait foreverEND PROCESS;,保存后进行功能仿真,仿真结果,下载验证,在生成可用于下载的Bit流文件前，必须生成ucf约束文件，否则生成的bit流文件将无法在硬件上正常运行。 约束文件中可包含：时序约束，周期约束，偏移约束，管脚约束等。其中管脚约束是必不可少的，它将你设计文件中的I/O与实际硬件管脚进行关联。管脚约束可调用ISE的PASE工具实现。 最后使用ISE IMPACT工具通过JTAG口下载bit流至硬件。,管脚约束,管脚约束就是由用户来为输入输出信号分配FPGA 的引脚。1.在Sources in project窗口中单击鼠标右键，选择“New source”。2.设置实现约束类型为Implementation constraints files，文件名为“top_ucf”。3.直接使用文本格式来编辑引脚约束。方法：在选中UCF文件后，在processes窗口中双击edit constraints （text）。编辑格式：NET “信号网络名” LOC =“引脚”;,管脚约束源文件的建立,管脚约束文件的建立,1.选中,2.双击,3.在此编辑窗口进行管脚约束编写例如：net ckout(3) loc=k12;net ckout(2) loc=p14;net ckout(1) loc=l12;net ckout(0) loc=n14;net clk loc= t9 ; netdirection loc = f12;,编写完成后保存,自动布局布线,1.选中,2.双击,下载,3.双击,4.单击,5.选中,6.点击,输入名称,选中刚才创建的文件,下载,原理图输入过程,1、新建源文件，选择Schematic输入方式2、选择选项卡“Symbols”，列出所支持的所有库元件和本项目产生的元件列表3、在元件列表中选择所