4选1数据选择器的VHDL设计_第1页
4选1数据选择器的VHDL设计_第2页
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文档简介

一、4选1数据选择器的VHDL设计1.实体框图2.程序设计正确的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41A IS PORT(D3,D2,D1,D0,A1,A0,EN:IN STD_LOGIC; Y:OUT STD_LOGIC);END ENTITY MUX41A;ARCHITECTURE ONE OF MUX41A IS BEGIN Y=D0 WHEN A1=0 AND A0=0 AND EN=1 ELSE D1 WHEN A1=0 AND A0=1 AND EN=1 ELSE D2 WHEN A1=1 AND A0=0 AND EN=1 ELSE D3 WHEN A1=1 AND A0=1 AND EN=1 ELSE Z;END ARCHITECTURE ONE;3.仿真波形图4.仿真波形分析由图可知，当使能EN为0时，无波形输出，当EN=1时，A1 A0=00，输出Y=D0，A1 A0=01，Y=D1，A1 A0=10，Y=D2，A1 A0=11，Y=D3。所以改程序设计为数据选择器。
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