第五章微处理器总线时序和系统总线介绍.ppt

第五章处理器总线时序和系统总线 本章内容简介 1 8086的引脚特性及工作模式 2 8086的典型的总线操作时序 3 标准总线简介 本章讲纲 5 1基本概念5 28086的引脚功能及操作时序5 3总线技术 第一节基本概念 一 主频 外频和倍频系数二 T状态三 总线周期四 指令周期五 时序六 时序图 第一节基本概念 一 主频 外频和倍频系数1 时钟 1 时钟信号是按一定的电压幅度 按一定的时间间隔发出的脉冲信号 2 时钟信号是CPU的所有操作的基准 即CPU的所有操作均具有严格的定时和先后关系 2 CPU的主频 CPU内部的工作频率 3 外频 系统频率 CPU的外部总线的工作频率 4 倍频系数 CPU主频与外频的比例系数 第一节基本概念 5 外频的性能指标频率 单位时间内脉冲的个数 周期 一个完整脉冲所占用的时间 占空比 高电平在脉冲周期内所占的比例 8086的工作频率为4 77M 占空比为1 3 T 第一节基本概念 二 T状态相邻两个时钟脉冲之间的时间间隔称为一个T周期或T状态 每个T状态包含 下降沿 上升沿 高电平 低电平 T 第一节基本概念 三 总线周期1 CPU可以通过总线完成对存储器 IO口的操作 这些操作称为总线操作 2 总线周期 执行一次总线操作所需要的时间 读取存储器操作存储器读周期写存储器操作存储器写周期读IO端口操作IO端口读周期写IO端口操作IO端口写周期中断响应操作中断响应周期 第一节基本概念 三 总线周期3 基本总线周期8086的一个基本总线周期包含4个T周期 状态 在每个T周期内 CPU会做不同的操作 第一节基本概念 四 指令周期1 执行一条指令所需要的时间称为指令周期 2 执行指令所需要的时间由以下部分组成 取指令 执行指令 取操作数 存操作数 3 指令周期可以由执行指令所需要的T周期来表示 4 由于指令类型或操作数不同 指令周期也不同例 MOVBX AX7个T周期MULBL70 77个T周期MOV BX AX14个T周期 第一节基本概念 四 指令周期5 在一个指令周期内 可能会包含若干个总线周期 例 分析ADD BX AX的执行过程取指令 存储器读周期取 DS BX 内容 存储器读周期写结果 存储器写周期6 8086内部由于总线接口部件和执行单元分开 在某些情况下可以不考虑取指令时间 第一节基本概念 五 时序和时序图为了实现某个操作 芯片在时钟的统一控制下 按一定的时间先后顺序发出响应的控制信号 这个时间顺序就是时序 描述某一操作过程中 芯片 总线上有关引脚信号随时间发生变化的关系图 即时序图 时序图以时钟脉冲信号作为横坐标轴 表示时间顺序 纵轴上是有关操作的引脚信号随时间发生变化的情况 时序图中左边出现的事件发生在右边之前 第一节基本概念 第一节基本概念 五 时序和时序图在理解时序图时需注意以下几点 1 各个信号的意义 2 所关心信号的起始时刻 结束时刻 3 时序图中的标注 5 对控制时钟信号的边沿对齐情况 第一节基本概念 小结 1 CPU实际是一个比较复杂的时序逻辑电路 2 各种周期的关系时钟信号 T周期 基本总线周期指令周期 CPU完成操作的步骤 时序 时序图 接口电路的设计 第二节8086的引脚功能及操作时序 一 8086的引脚功能及工作模式二 8086的基本操作时序 第二节8086的引脚功能及操作时序 一 8086的引脚功能及工作模式1 引脚功能40脚双列直插 提供两种工作模式 不同工作模式下 第24 31脚信号不同 8088 GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND VCCA15A16 S3A17 S4A18 S5A19 S6BHE S7MN MXRDRQ GT0 HOLD RQ GT1 HLDA LOCK WR S2 IO M S1 DT R S0 DEN QS0 ALE QS1 INTA TESTREADYRESET 1 电源 时钟和工作模式选择Vcc接 5VCLK接4 77MHz2个GND接地MN MX接 5V2 访问I O端口 存储器的控制信号IO M选择I O或存储器操作RD读操作控制WR写操作控制3 地址 数据 地址 状态复用信号AD7 AD0地址 数据复用信号A15 A8地址线A19 A16 S6 S3地址 状态复用信号S6 0 S5 IF S4 S3当前使用段寄存器00 ES 01 SS 10 CS 未用 11 DS4 地址锁存允许信号ALE 8088在最小模式下的引脚和功能 准备就绪信号READY被访问的M IO设备准备就绪10 检测信号TEST11 系统状态信号SSO与IO M DT R组合反映当前总线执行的是什么操作12 复位信号RESET高电平结束CPU当前操作 内部寄存器恢复初始状态CS FFFFh 其它为0指令队列空 第二节8086的引脚功能及操作时序 2 最小组态和最大组态使用8086构成系统时 根据系统所连接的存储器和外设规模的不同 分为两种最大组态和最小组态 8086处于的工作模式由第33脚输入电平决定 第二节8086的引脚功能及操作时序 2 最小组态和最大系统最小组态系统规模较小 只含有8086 最小系统中控制总线直接由8086提供 总线控制逻辑最简 数据总线 AD复用信号经总线收发器缓冲后提供 地址总线 利用2 3片锁存器 AD复用信号在ALE配合下锁存得到 控制总线 8086直接发出 第二节8086的引脚功能及操作时序 最小组态下总线周期的确定 IO M DT R SSO 含义 0 0 0 中断响应 0 0 1 读I O端口 0 1 0 写IO端口 0 1 1 Halt 1 0 0 取指令 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无源 8086最小系统组态示意图 8286 8位双向三态总线驱动器 引脚图 真值表 8282 8下降沿锁存 三态器 引脚图 真值表 第二节8086的引脚功能及操作时序 2 最小组态和最大系统最大组态系统规模较大 所连接的设备很多 最大系统中控制总线由8288提供 数据总线 AD复用信号经总线收发器缓冲后提供 地址总线 利用2 3片锁存器 AD复用信号在8288所产生的ALE配合下锁存得到 控制总线 8086的S0 S3经8288译码后发出 第二节8086的引脚功能及操作时序 最大组态下S0 S3与总线周期关系 S2 S1 S0 含义 0 0 0 中断响应 0 0 1 读I O端口 0 1 0 写IO端口 0 1 1 Halt 1 0 0 取指令 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无源 8086最大系统组态示意图 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 基础 认识8086的5种T状态 T1 操作准备T2 T3 执行操作T4 过渡 准备下一次操作Tw 等待 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 1 存储器读写周期T1 20位地址信息S0 S2被8288译码后 发出 ALE信号 DT R信号 读低写高 T2 AD0 AD15切换为数据输入 输出 8288使通MRDC 读 或AMWC 写 有效 并使DEN有效 T3 采样READY 如果有效 进入T4 结束操作 无效则等待READY T4 过渡 准备下一次操作 8086的存储器读操作 最大组态 时序 超前读信号 8086的存储器写操作 最大组态 时序 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 2 IO读写时序在IBMPC机中 基本的IO口操作包含T1 T2 T3 Tw T4 过程 T1 发出16位地址信息 A19 A16为0 同时S0 S2输出 T2 发出相应的门控信号 T3 外设输出WAIT信号 8086采样到WAIT Tw 继续采样WAIT信号 T4 结束IO读写周期 8086的IO口读写操作时序 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 3 空转周期CPU不执行机器周期时 BIU执行空转周期 在空转周期中 CPU执行一系列T1状态 如果上一个周期为写周期 则AD0 AD15仍然输出上一次需要写入的数据 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 4 中断响应时序CPU在最后一个T状态对INTR和NMI采样 如果发现中断请求 并IF有效 则终止取指令 进入中断响应 8086对中断的响应过程包含两个机器周期 机器周期1 AD15 AD0高阻 并发出INTA应答信号 机器周期2 再次发出INTA信号 并通过DB读入中断向量类型 20061114 8086的中断响应时序 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 5 系统复位8086在RESET引脚采样到一个上升沿 则进入系统复位 对上升沿敏感 8086复位后 内部各寄存器及引脚的状态 第二节8086的引脚功能及操作时序 二 8086的基本操作时序 最大组态 6 总线保持时序系统中其他设备需要使用总线 则会向CPU发出总线请求信号 CPU在T1或T4采样到HOLD信号后 进入总线保持时序 第三节总线技术 一 总线概述1 总线的概念及分类2 总线的操作过程3 总线的数据传送方式二 标准总线1 PC总线2 ISA总线3 PCI总线 第三节总线技术一 总线概述 1 总线的概念及分类总线 连接多个功能模块的一组公共的信号线 总线的分类片内总线 芯片内部 片总线 元件级总线 各个芯片间的连接 作用范围有限 内总线 系统总线 各个模块间的数据交换 外总线 系统间的连接 相对其他几种总线 其作用范围较远 第三节总线技术一 总线概述 CPU的AB DB CB等 标准总线 PC ISA PCI等 显卡 声卡等 RS232 USB等 第三节总线技术一 总线概述 1 总线的概念及分类总线标准的内容物理特性 物理连接方式 功能特性 各个信号线的功能 电气特性 各个信号线的传送方向及电平 时间特性 实现基本操作过程中的各个信号线的时序关系 总线信号类型地址线 数据线 控制线 电源线 备用线 第三节总线技术一 总线概述 2 总线的操作过程系统总线中的主控模块和从属模块主控模块 具有总线控制能力的模块 从属模块 没有总线控制能力 其通过对总线相应信号译码所得结果 接受并执行总线命令 总线操作的一般过程申请总线 需使用总线的主控模块提出总线使用请求 寻址 发出需要访问的从属模块地址及命令 数据传送 发起端与被访问端数据交换 结束操作 撤销当前所有信号 放弃对总线控制 第三节总线技术一 总线概述 3 总线的数据传送方式同步传输数据传输的每个步骤均有严格的定时关系 这种传送方式需要一个统一的同步时钟信号对所有参与通信的模块的操作进行同步 优点 传送动作简单 速度高 缺点 当系统中存在一个慢速设备时 整个系统的操作均变慢 第三节总线技术一 总线概述 3 总线的数据传送方式异步传输 常采用 请求 应答 方式 典型 请求 应答 方式读 典型 请求 应答 方式写 主机发出 从机发出 从机发出 主机发出 第三节总线技术一 总线概述 3 总线的数据传送方式异步传输异步传输数据的特点 请求 应答信号互锁 发起端负责请求信号的管理 接收端负责应答信号的管理 数据交换的速度由主控模块和从属模块的速度共同决定 由于每个数据交换需要请求 响应 撤销请求 撤销响应几个阶段 所以效率不高 第三节总线技术一 总线概述 3 总线的数据传送方式半同步传输数据传送有预先假设的定时关系 从属模块可以控制主控模块的操作时序 半同步方式为前两种方式的折衷 通过从属设备参与数据交换时序的方式 提高系统效率 此方式一般需要额外的电路产生READY信号 附 IBMPC XT机系统结构介绍 IBMPC XT机系统结构示意图 第三节总线技术二 标准总线 1 PC总线共62条引线地址线 A0 A20 20根数据线 D0 D7 8根控制线 21根总线控制器8288发出的信号 ALE MEMR MEMW IOR IOW外设向8259发出的信号 IRQ2 IRQ7 IBMPC XT总线插槽引脚信号 GNDRESET 5VIRQ2 5VDRQ2 12V 12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T CALE 5VOSCGND I OCHCKD7D6D5D4D3D2D1D0I OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 1 PC总线控制线 21根与DMAC相关的信号 AEN 地址允许信号 由DMAC发出 为1时DMAC控制总线 DRQ1 DRQ3 通道1 3DMA请求 DACK0 DACK3 通道0 3DMA响应 T C 计数结束信号 RESET 系统复位 输出 IBMPC XT总线插槽引脚信号 GNDRESET 5VIRQ2 5VDRQ2 12V 12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T CALE 5VOSCGND I OCHCKD7D6D5D4D3D2D1D0I OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 第三节总线技术二 标准总线 1 PC总线电源线及其他 OSC CLK 5V 12V GND状态线 I OCHCK 通道检查 低表示插件存储器出错 I OCHRDY 准备好信号 请求CPU插入等待脉冲 CARDSLCTD 告知系统插件板已插入 由PCB建立 IBMPC XT总线插槽引脚信号 GNDRESET 5VIRQ2 5VDRQ2 12V 12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T CALE 5VOSCGND I OCHCKD7D6D5D4D3D2D1D0I OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 第三节总线技术二 标准总线 2 ISA IndustryStandardArchitecture 总线ISA总线标准是在PC总线标准基础上发展而来的 物理标准上 将ISA插槽分为两段 一段为62脚 与PC总线一致 一段为36脚 可视为PC总线的扩展 所增加的信号线均位于36脚插槽上 寻址能力达到了16M 数据宽度可达16位 在与PC总线兼容的基础上 改变了一些PC总线信号意义 第三节总线技术二 标准总线 2 ISA总线扩展部分信号定义 LA17 LA23 非锁存的A17 A23 SD08 SD15 高8位数据信号线 IRQ10 IRQ15 中断请求输入 DRQ0 5 6 7 DMA请求输入 DACK0 5 6 7 DMA请求应答信号 MEMCS16 16位存储器周期指示 I OCS16 16位片选IO周期指示 MASTER 总线占用指示 第三节总线技术二 标准总线 PC总线和ISA总线小结 PC总线和ISA总线均比较简单 其所有信号均来自于CPU或相应的控制器 这两种总线的基本操作时序与CPU的操作时序一致 第三节总线技术二 标准总线 3 PCI PeripheralComponentInterconnection 总线参考书 PCI局部总线及其应用李贵山西安电子科大PCI系统结构 第四版 TomShanley电子工业 1 PCI总线协议的形成IBMPCISAMCAEISAPCI 2 PCI系统结构Host PCI桥 北桥 处理器总线到基础PCI局部总线PCI ISA桥 南桥 连接基础PCI局部总线到ISA EISA总线 通常含中断控制器 IDE USB DMA控制器 基础PCI局部总线或PCI卡上 可以嵌入多个PCI PCI桥 PCI系统结构 第三节总线技术二 标准总线 3 PCI总线特点独立于处理器每个PCI局部总线支持80个PCI功能 典型PCI支持10个电气负载 每个设备对PCI均为一负载 所以一个设备可包括8个PCI功能 支持多达256个PCI局部总线低功耗全部读写传送中可实现突发传送2 0版PCI的局部总线速度达33MHz 2 1版支持66MHz64位总线带宽 64位扩展完全定义 第三节总线技术二 标准总线 3 PCI总线特点 续1 访问速度快 在PCI局部总线上的主设备写PCI目标设备时 在33MHz情况下 访问时间只需要60ns 并行总线操作 桥支持总线的并行操作 处理器总线 PCI局部总线和扩展总线可并行使用 总线主设备支持 允许PCI主设备对同一级PCI局部总线或通过PCI PCI桥与扩展总线桥访问主存储器和扩展设备 也可以使主设备访问驻留于总线级别低的另一个PCI局部总线的目标设备 隐式总线仲裁 仲裁可以在数据传送过程中发生 引脚数目少 一个PCI功能目标只是47个引脚 主设备只需要49个引脚 第三节总线技术二 标准总线 3 PCI总线特点 续2 交易完整性效验 地址 命令 数据均有奇偶效验 3类独立的地址空间 存储器 IO口和配置地址空间 自动配置 支持自动设备检测与配置 软件透明 与PCI设备或面向同类设备通信时 软件驱动程序使用相同的命令集和状态定义 插入卡及插入卡的尺寸 总线规范包括PCI连接器和插入卡的定义 第三节总线技术二 标准总线 4 关于PCI设备与功能典型的PCI设备包括已容纳如IC封装内或集成于PCI扩展卡上的一套完整的周边适配器 如网络 显示或SCSI适配器 每个符合PCI规范的设备 嵌入式器件或插卡 可以多达8个PCI功能 一个PCI功能就是一个逻辑设备 PCI总线信号的定义 第三节总线技术二 标准总线 5 PCI总线的信号定义系统信号 CLKIN RST RST 使PCI专用特性寄存器 配置寄存器 定序器 主设备 目标设备等恢复初态 地址和数据信号 AD 31 0 C BE 3 0 C BE 3 0 总线命令和字节使能多路复用信号 接口控制信号 FRAME 帧周期 IRDY 主设备准备好 TRDY 目标准备好 STOP 停止传送 LOCK 有效时表示表示对原始桥操作须多个传送周期 IDSEL 初始化设备选择 DEVIC