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学士论文 基于FPGA的DQPSK调制系统的设计实现26毕业设计说明书（论文）中文摘要基于FPGA的QDPSK调制系统的设计实现内 容 摘 要 QDPSK（四相相对移相调制）是一种宽带和功率相对高效率的调制技术。用FPGA实现调制器具有体积小、功耗低、集成度高、可软件升级、抗干扰能力强的特点。 论文介绍了FPGA的相关知识，几种常见的相位调制方式及本系统的实现平台Max+plus和QDPSK调制系统的理论算法。然后重点讲述了QDPSK调制系统的具体实现过程。首先将调制系统分为软件和硬件两大部分，又将每部分分成了几个小的模块来综合实现。软件部分包括：时钟分频模块、伪随机序列模块、串/并转换模块、差分编码模块和调制模块，这部分是通过Max+plus实现的。硬件部分包括：核心芯片、D/A转换模块、低通滤波模块和输出显示模块，这部分是通过ZY11EDA13BE实验箱和低通模块电路及数字示波器完成的。论文验证了系统的可行性，同时也体现了此系统误码率低等优点，说明QDPSK调制确实优于传统的调制算法。关键字FPGA QDPSK调制 仿真 差分编码毕业设计说明书（论文）外文摘要FPGA-based modulation system design and implementation QDPSKABSTRACTQDPSK (four-phase relative phase shift modulation) is a relatively high bandwidth and power efficient modulation techniques.The modem realized by FPGA has many advantages, such as smaller volume, low-power dissipation, integrity high, updated of software, capability of anti-jamming and so on. The thesis introduces the FPGA-related knowledge, a number of common phase modulation metho and the realization of the system platform for Max+plusand the algorithm theory of the QDPSK modulation system.Then focuses on the concrete realization of the process of the QDPSK modulation system. The modulation system is divided into two major parts as software and hardware to achieve. Software part include: the clock frequency module, pseudo-random sequence module, Serial and parallel conversion module, differential coding module and modulation module, which is realized through the Max+plus. Hardware part include: core chips, D/A conversion module, low-pass filter module and output module, which is achieved through the ZY11EDA13BE module boxes and low-pass filter and the digital oscilloscope.The thesis verifies the feasibility of the system, and also reflects the low bit error rate advantages of the system. The QDPSK modulation is indeed superior to the traditional modulation methods. Keywords FPGA QDPSK modulation Simulation differential encoding目 录1引言11.1课题背景及其意义11.2FPGA的结构及设计流程11.2.1 FPGA的结构11.2.2 FPGA的设计流程21.3本文结构介绍32方案选取及实现平台42.1 调制方案的选取42.1.1 2ASK 2FSK和2PSK42.1.2 2DPSK QPSK和QDPSK52.1.3 方案确定72.2 系统开发语言VHDL简介72.3 MAX+PLUS开发平台82.3.1 Max+plus软件简介82.3.2 操作设计过程82.4 ZY11EDA13BE实验系统93 设计过程中主要理论123.1 QDPSK信号的产生理论123.2 DDS的正弦信号发生基本理论144系统方案设计164.1 系统总体设计简介164.2各模块功能划分164.2.1 串/并转换模块164.2.2 差分编码器模块174.2.3 载波调制模块175QDPSK调制系统的实现195.1 软件实现部分195.1.1 软件部分195.1.2 软件部分组合205.2 硬件实现部分205.3 系统调试及其结果分析215.3.1 下载配置芯片及其调试215.3.2 结果分析226结论及展望236.1 结论236.2 展望23参考文献24致谢26基于FPGA的QDPSK调制系统的设计实现1引言1.1课题背景及其意义现代通信系统要求通信距离远、通信容量大、传输质量好。作为其关键技术之一的调制解调技术一直是人们研究的一个重要方向。从模拟调制到数字调制，从二进制调制发展到多进制调制，虽然调制方式多种多样，但都是朝着使通信系统更高速、更可靠的方向发展。一个系统的通信质量，很大程度上依赖于所采用的调制方式。因此，调制解调方式的选取，将直接决定着通信系统质量的好坏1。随着超大规模集成电路的发展，尤其是微电子技术和计算机技术的迅猛发展和广泛应用，数字化成为目前通信技术发展的趋势，它具有可靠性高，灵活性强，易大规模集成等优点，日益受到重视。目前，数字化的手段主要有专用集成电路(ASIC)和通用数字信号处理器(DSP)。专用集成电路优点是处理速度快，缺点是灵活性差。DSP能完成十分复杂的算法，使用灵活，易实现模块化，缺点是受处理器速度的限制。FPGA提供了实现数字信号处理的第三种解决方案，它结合了ASIC和DSP两种方式的优势，既具有很高的处理速度，又具有一定的灵活性2。QDPSK信号在频带利用率和抗干扰性能方面具有较大优势，在实际中得到了广泛的应用。数字信号的调制和解调部分直接决定了通信系统的性能。数字化调制方法的改进明显会大幅度提高通信系统的性能。1.2FPGA的结构及设计流程1.2.1 FPGA的结构FPGA的结构主要由三个基本块构成:(1)可编程逻辑块。基本的可编程逻辑块有两种，一种是基于多路选择器的可编程逻辑模块，另外一种是基于查找表的可编程逻辑块。(2)可配置输入/输出模块。可配置的输入/输出模块IOB为芯片外部封装管脚和内部逻辑提供连接接口。每个IOB控制一个封装管脚，可配置成输入、输出或双向口。(3)可编程的互连资源。通过可编程资源可以将CLB和CLB，CLB和I/O相互连接起来。在FPGA中，一般有三类连线资源。第一类为直线或短线，通过直线每个CLB可连接到与它相邻的CLB上。另外一类连线资源是长线，这些长线可以连接物理位置上彼此相距非常远的CLB。最后一类资源由经纬分段连线组成，这些连线到达开馆矩阵之前经过了多个CLB。除了基本结构之外，FPGA中还提供各种可用的嵌入式资源，主要有:嵌入式RAM，嵌入式的乘法器和加法器，嵌入式处理核等。FPGA的主要用途有两个方面:一是作为ASIC设计的快速原型系统，由于生产ASIC的费用非常昂贵，而FPGA的开发费用要小得多;二是验证新算法的物理实现。很多应用场合，设计人员提出一些新的算法，为了验证算法硬件的可实现性和算法的正确性，通常用FPGA作为实现的一种载体。FPGA由于开发周期短、功能强，可靠性高和保密性好的特点广泛地应用在各个领域。FPGA应用领域的不断扩大和半导体计工工艺的不断进步，都促使了FPGA的快速发展，其中Altera和Xilinx公司的产品占到整个FPGA/CPLD市场的80%。Altera虽然规模较小，但是它提供了反熔丝FPGA，保密性和可靠性非常好，因此，在航空和军品领域占有很大的市场3。1.2.2 FPGA的设计流程FPGA设计人体分为系统规范、设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤，设计流程如图1.1所示4。必要的修改设计输入必要的修改设 计 实 现功能仿真设计综合位流文件报告文件仿真网表配置器件时序分析时序仿真图1.1 FPGA设计流程图系统规范1.3本文结构介绍本课题主要研究基于FPGA的QDPSK的调制系统的设计实现。论文结构如下：第一章介绍了课题背景及其意义，同时介绍了FPGA的发展及设计流程，最后简单描述了本论文的组织结构。第二章给出了几种常用的数字调制方式，并比较其优缺点，同时介绍了用于实现QDPSK调制的VHDL语言及开发环境Max+plus软件和ZY11EDA13BE实验系统。第三章详细讲述了本课题的两个主要理论依据，即：QDPSK调制系统的产生理论及基于DDS的正弦信号发生理论。第四章讲述了设计调制系统的方案设计及各模块功能划分。第五章详细讲述了结课题的设计实现的全过程，并对其果进行了分析。第六章给出了对于本课题的工作总结，并提出了值得进一步探讨的问题。2方案选取及实现平台2.1 调制方案的选取通过调制，可以进行频谱搬移，把调制信号的频谱搬移到所希望的位置上，从而将调制信号转换成适合于信道传输或便于信道多路复用的已调信号，而且它对系统得传输有效性和传输可靠性有着很大的影响，因为调制方式往往决定了一个通信系统的性能。2.1.1 2ASK 2FSK和2PSK数字调制技术主要有三种方式：振幅键控(ASK)、移频键控(FSK)和移相键控(PSK)。二进制振幅键控(2ASK)方式是数字调制中出现最早的，也是最简单的。这种方法最初用于电报系统，但由于它在抗噪声能力上较差，故在数字通信中用的不多，但它常常作为研究其他数字调制方式的基础。图2.1 振幅键控二进制移频键控(2FSK)可利用一个矩形脉冲序列对一个载波进行调频而获得，常见的解调方法有非相干检测法和相干检测法。在衰落信道中传输数据时，它同样也被广泛应用。图2.2 移频键控二进制移相键控(2PSK)方式是受键控的载波相位按基带脉冲而改变的一种数字调制方式。PSK根据参考相位的不同分为绝对移相方式和相对移相方式(DPSK)。绝对移相是以载波的不同相位直接去表示相应数字信息，而2DPSK是利用前后相邻码元的相对载波相位值去表示数字信息。 图2.3 移相键控而二进制数字调制系统的主要性能包括：系统的频带宽度、误码率、对信道的敏感性等。下面就针对这几个方面的性能做简单比较：（1） 频带宽度当码元宽度为时，2ASK系统和2PSK系统的第一零点带宽为，2FSK系统的第一零点带宽为。从频带宽度或频带利用率上看，2FSK系统最不可取。（2） 误码率在相同误码率条件下，在信噪比要求上2PSK比2FSK小3dB，2FSK比2ASK小3dB。由此看来，在抗加性高斯白噪声方面，2PSK性能最好，2FSK次之，2ASK最差。（3） 对信道特性变化的敏感性在2FSK系统中，不需要认为的设置判决门限，它是直接比较两路解调输出的大小来做出判决的。在2PSK系统中，判决器的最佳判决门限为零，与接收机输入信号的幅度无关。而2ASK系统中，判决器的最佳判决门限为（当时）。因此，就对信道特性变化的敏感性而言，2ASK系统的性能最差5。所以，比较2ASK、2FSK、2PSK系统，2FSK和2PSK比较实用，但是对于高速的数据传输，2PSK更加适宜。2.1.2 2DPSK QPSK和QDPSK二进制移相键控(2PSK)方式是受键控的载波相位按基带脉冲而改变的一种数字调制方式。2PSK的信号形式一般表示为： (2.1.1)式中，的取值为-1，+1，即发送二进制符号0时，取1；发送二进制符号1时，取-1。在用2PSK调制方式时由于发送端以某个相位作为基准，因而在接收端也必须有这样一个固定的基准相位作参考。如果参考相位发生变化，则接收端恢复的信息就会出错。即存在“倒”现象。为此，在实际中一般采用差分相移键控(2DPSK)。2DPSK是利用前后相邻码元的相对载波相位去表示数字信息一种方法。2DPSK和2PSK只是对信源数据的编码不同。在实现2DPSK调制时，只要把码序列变成2DPSK码，其他的操作和2PSK完全相同。假设在2PSK调制时，数字信息0用相位0，数字信息1用相位表示，在2DPSK调制时数字信息0用相位变化0，数字信息1用相位变化表示，则2PSK和2DPSK调制举例如下：数字信息： 0 0 1 1 1 0 0 1 0 12PSK相位： 0 0 0 0 0 2PSK相位：0（参考） 0 0 0 0 0 在实现2DPSK调制时，只要先把原信息序列(绝对码)变换成相对码，然后进行2PSK调制就可以了。相对码就是按相邻符号不变表示原信息0，相邻符号改变表示原信息1的规则变换而成的。上述信息码的相对码为:2DPSK编码：0（参考）0 0 1 0 1 1 1 0 0 1为了提高频谱利用率，又出现了四相相移键控。由于四种不同的相位可以代表四种不同的数字信息，因此，对于输入的二进制数字序列可以先进性分组，将每两个比特编程一组，然后用四种不同的载波相位去表征他们。例如：若输入二进制数字序列为：1011011001，则可以将他们分成10，11，01，00等，然后用四种不同的相位表示出来。因此就有了四相移相键控。四相移相键控分为四相绝对移相键控（QPSK）和四相相对移相键控（QDPSK）。四相移相键控的信号形式一般表示为： (2.1.2)式中，是受信息控制的相位参数，可能有四种取值。QPSK信号的矢量图如图2.4所示，而QDPSK利用前后码元之间的相对相位变化来表征数字信息。假设以前一码元相位作为参考，并令本码元与前一码元的初始相位差为，则信息编码与载波相位变化关系如表2.1所示。表2.1 双比特码元与载波相位关系图2.4 QPSK信号的矢量图QDPSK是一种多进制调制，是利用载波的四种不同离散相位来表示四进制码，或者是用一组二进制码元的不同排列来传输信息。QDPSK没有固定的参考相位，它的后一个四进制码元总是以它相邻的前一个四进制码元的终止相位为参考相位(或称为基准相位)。因此，同一组双比特码元其载波相位值并不是固定的，随前一组双比特码元不同而异，总共可能有四个数值。在QDPSK调制方式下，不论提取的载波取什么起始相位，只要相邻两个四进制码元的起始相位相等，那么相邻两个四进制码元的相位差值肯定与起始相位无关，而仅仅决定于后一码元内的双比特信息。因此，就不存在由于起始相位不同而引起的相位模糊度问题67。2.1.3 方案确定综合2.1.1节和2.1.2节的分析，本系统采用QDPSK调制解调方式，即四相相对相移键控。它可以通过差分编码的方法来解决QPSK方式的相位模糊问题，频带利用率高，即在相同的传输速率下QDPSK比DPSK频带减少一半，而且抗干扰性能强，电路设计简单，更适合实际应用，满足项目总体设计要求。2.2 系统开发语言VHDL简介VHDL，即超高速集成电路硬件描述语言。当今，在电子工程领域，VHDL与Verilog HDL已成为事实上的两大通用硬件描述语言。VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL具有很多的优点。一个完整的VHDL程序包含实体（ENTITY）、结构体（ARCHITECTURE）、库(LIBRARY)、程序包（PACKAGE）和配置（CONFIGURATION）5部分8。2.3 MAX+PLUS开发平台2.3.1 Max+plus软件简介Max+plus是Altera公司提供的FPGA/CPLD开发集成环境。Max+plus被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境。2.3.2 操作设计过程（1）设计输入Max+plus软件的设计输入方法主要包括原理图输入方式、文本设计输入方式、高级设计输入方式、波形设计输入方式、层次设计输入方式和底层设计输入方式。还可以利用工业标准的EDA设计输入工具生成的设计文件。（2）设计处理Max+plus处理一个设计时，Complier在设计文件中读取信息并产生编程文件和仿真文件，Timing Analyzer（定时分析程序）可分析设计的定时，Message Process（信息处理程序）可自动定位错误。（3）设计校验设计校验过程包括设计仿真和定时分析，其作用是测试逻辑操作和设计的内部定时。1、仿真Max+plus的仿真器可控制对单器件或多器件设计的仿真。仿真器使用编译期间生成的二进制仿真网表进行功能、定时的仿真，或把组合连接起来的多个器件作为一个设计进行仿真。2、定时分析MAX+plus的Timing Analyzer（定时分析程序）可以计算点到点的器件延时矩阵，确定器件引脚上的建立时间与保持时间要求，还可计算最高的时钟频率。Max+plus的设计输入工具与Timing Analyzer集成在一起，这样只需简单的将设计中的起点和终端加上标志即可确定最短与最长的传播延时。（4）器件编程图2.5 Max+plusII主界面Max+plusProgrammer是使用Complier生成的编程文件对Altera器件进行编程的，它可以用来对器件编程、校验、试验，检查是否空白以及进行功能测试。编译生成的配置文件经计算机并行通信口接到Altera专用电缆上，再接到器件的编程接口，利用应用软件提供的编程软件Programmer即可对器件进行配置。这种方法的优点是配置方便、迅速，便于修改，缺点是件的编程方法有很多种，可根据实际情况进行选择。计算机及Altera专用编程电缆进行必须有计算机及编程电缆。1、Altera专用串行EPROM进行配置。2、通用EPROM进行配置。这种方法需要一定的外围电路对配置数据流进行格式转换使CPLD能够接受，常用的做法是在外围电路中加入一个单片机。运行Max+plusII可执行文件，将得到如图2.5的界面9。2.4 ZY11EDA13BE实验系统该EDA试验箱如图2.14所示：图2.14 ZY11EDA13BE实验箱（1）其产品特点：1. 采用主板（基本实验系统）+适配板B（扩展板）+扩展板C（适配板）的结构，配置灵活，专业和应用范围适用面宽，体现出EDA实验箱工具化的本质；2. 数字EDA与模拟EDA混合实验与开发；3. 编程下载通用性强，主板系统含FPGA/CPLD通用下载编程ASIC模块，可用于对Altera 、Lattice、Xilinx等多家国际著名的PLD公司几乎所有的CPLD/FPGA进行在系统编程下载，并支持对不同工作电压CPLD/FPGA的编程，且在编程中无须做任何跳线切换即能自动识别主系统上的芯片，安全可靠，适合学生高密度的实验操作；4. 良好的混合电压（MV）兼容功能，具备了对5V、3.3V、2.5V、1.8V不同芯核电压的FPGA/CPLD器件编程下载和实验开发的全兼容功能。因此，用户可避免单5V的EDA实验系统过时淘汰之虑；5. 开放主板中所有的I/O口，采用了有连线和免连线相结合的操作方式，从而实现了实验箱之间级联构成更复杂的大型实验系统的功能。基于“多任务重配置”EDA技术的免连线实验系统，用户可对核心芯片重新配置，即可连接成不同的实验系统或多重实验系统，从而满足不同方面的需要；6. 层次化教学方式：将逻辑行为的实现作为最低层即用EDA工具完成数字电路实验的内容；将控制与通信的实验作为第二层次即完成自动化控制、接口与通信模块设计的内容；将算法的实现作为最高层次即完成FIR、FFT、CPU的设计；7. 配置全面。本实验箱作为一个EDA开发平台或工具箱，能支持高频系统，实验箱配有100M标准信号源，同时可以接入更高的频率段信号，这样无疑提供了一个深入学习EDA技术更加广阔全面的开发平台。8. 用户可以进行扩展开发，包括DSP、单片机、CPLD/FPGA等，因而可以构成主板+CPLD/FPGA+单片机、主板+DSP+单片机、主板+CPLD/FPGA+DSP、主板+CPLD/FPGA+ CPLD/FPGA等多重系统。9. 用户可以根据自己的教学需求，选择不同的适配板和扩展板以达到最优组配。10.提供大量的学习课件和实验例程，满足层次化的教学方式，使教与学事半功倍。（2）系统组成：1. 主机组成部分：通用编程模块、液晶显示模块、数码管显示模块（8位动态显示）、 A/D、D/A转换模块(AD：TLC5510；DA：TLC7524)、LED显示模块（16位）、 数字可调信号源（1Hz100MHz）、逻辑笔模块、滤波模块、信号调节模块、EPC2配置模块、模式选择模块、模拟信号源、44键盘模块、开关按键模块(16位)、电源模块、分立元件模块、喇叭模块、I/O口插孔、核心芯片A（EP1K30QC208-2）、适配板B插座、扩展板C插座、40PIN插座。2. 配置模块：EDAE主机箱、液晶显示屏、掉电保护芯片（EPC2LC20）、单片机扩展板、阵交通灯扩展板、数字逻辑学习板、ALTERA公司EP1K100QC208-2数字适配板、XILINX公司XC95108-15PC84C数字适配板、XILINX公司XCS30XL-5TQ144C数字适配板、LATTICE公司ispLSI1032E-70LJ数字适配板、LATTICE公司ispPAC10-01PI模拟适配板、LATTICE公司ispPAC20-01JI模拟适配板、LATTICE公司ispPAC80-01PI模拟适配板 （选配）10。3 设计过程中主要理论3.1 QDPSK信号的产生理论QDPSK信号的产生通常可采用码变换加调相法的方式。先将输入的双比特经码型变换，再用码变换器输出的双比特码进行四相绝对移相，则得到的输出信号就是QDPSK信号。平衡调制器-45移项c相加器a载波发生器码变器串并变换db二进制信息 qdpdk信号+45移项平衡调制器图3.1 码变换加调相法产生DQPSK信号（1，0）c（1）（1，1）d（0）（0，0）c（0）（0，1）d（1）图3.2 DQPSK调相法QDPSK信号产生的方框图如图3.1所示。码变换器的作用是将输入的双比特码元转换成双比特码元，要求由产生的QPSK信号与由产生的QDPSK信号完全相同。双极性的和脉冲通过两个平衡调制器分别对同相载波及正相载波进行二相调制，得到图3.2的虚线矢量。将两路输出叠加，记得到如图3.2的实线所示的四相移相信号，其相位编码逻辑如表3.1所列。表3.1 信号编码逻辑关系10011100路平衡输出路平衡输出合成相位图3.2中，对来说，是绝对移相，故双比特码元与载波相位的关系如表3.2所示，其调相信号的矢量图可用图2.4表示。 表3.2 双比特码元与载波相位的关系表3.3 DQPSK信号相位编码逻辑关系由表3.3所示，当输入双比特数据为00时，调相信号的载波相位相对于前一双比特码元的载波相位改变，即不变化;当输入双比特数据为01时，调相信号的载波相位相对于前一双比特码元的载波相位改变;当输入双比特数据为11时，调相信号的载波相位相对于前一双比特码元的载波相位改变;当输入双比特数据为10时，调相信号的载波相位相对于前一双比特码元的载波相位改变。对某双比特数据，得到的载波相位不固定，同样有四种可能。本时刻出现的码元状态与的关系是固定的，属于绝对调相；而输入双比特与的关系是不固定的，有四种可能。由码变换器完成我们所要完成的这种转换。逻辑功能产生的、还应变换成双极性波形，然后再对载波进行调制。最后由相加器输出的信号就是QDPSK信号1112。3.2 DDS的正弦信号发生基本理论DDS即Direct Digital Synthesizer（直接数字频率合成器）是一种新型的频率合成技术。在本设计中将用到利用DDS的方法设计正弦信号发生器这一原理。对于正弦信号发生器，它的输出可以用下式来描述： (3.1)其中是该信号发生器的输出波形，指输出信号对应的频率。上式的表述对于时间是连续的，为了用逻辑实现该表达式，必须进行离散化处理，用基准时钟进行抽样，令正弦信号的相位： (3.2)在一个时钟周期，相位的变化量为： (3.3)其中指clk的频率对于可以理解为“满”相位，为了对进行数字量化，把切割成份，由此每个时钟周期的相位增量用量化值来表述：，且为整数。与上式联立，可得： (3.4)显然，信号发生器的输出可表述为： (3.5)其中指前一个时钟周期的相位值，同样指出 (3.6)只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位量化值决定了信号的输出频率，并呈现简单的线性关系。相位累加功能是由相位累加器来完成的。相位累加器的输入是相位增量，又由于与输出频率是简单的线性关系：。相位累加器的输入又可称为频率输入字，事实上当系统基准时钟是时，就等于。正弦ROM通过查找表完成的查表转换，在这里就可以理解为幅度的转换。它的相位输入时相位调制器的输出，实际上就是ROM的地址值，输出送往D/A，转化成模拟信号。1314154系统方案设计4.1 系统总体设计简介整个系统主要是实现对接收信号进行QDPSK调制。整个设计是首先在Max+plusII中进行功能仿真及正确性验证；然后编写VHDL算法，对QDPSK调制的各个子模块进行算法实现；再由VHDL语言在Max+plusII中仿真调试通过；最后通过硬件输出的调试，由示波器输出QDPSK调制信号的波形。4.2各模块功能划分DQPSK调制系统的VHDL实现具体分为几大模块：串/并转换模块，差分编码模块，数控振荡器(NCO)模块，乘法器和加法器模块16。4.2.1 串/并转换模块下面是实现二进制数据串/并变换的VHDL部分源程序：Module s2pconverter(initialadta,clk,reset,l_data,Q_data);if (k2%!=0)1_data=initialdata;/把奇路数据赋值给1_datae1seQ_data=initialdata;/把偶路数据赋值给屯datak=k+1;endmoduleclk是系统时钟信号，reset是复位信号(低电平有效)，initialdata是要输入用于测试的二进制数据，I_data是奇路数据，Q_data偶路数据。1_data和Q_data比initialdata有一个时钟的延时。4.2.2 差分编码器模块下面是实现过程差分编码的部分源程序：mdule code(I_data,Q_data,clk,reset,I_code,Q_code,data_code);case(data_tap) 系统时钟 clk I_code 编码后的2do: 复位信号 reset difference coding I路数据Begin I路数据 I_data 差分编码模块 编码后的case(data_temp) Q路数据 Q_data Q_code Q路数据2do:beginI_code =0;Q_code=0:endcaseendmodule4.2.3 载波调制模块以下是对数据进行载波调制的部分源程序:Module mod_clk add(clk,reset,data_out,I_mod,Q_mod,data_sin,data_sin,I_ code,Q_code); 系统时钟 clk I路调 复位信号 reset 制数据always(posedge clk) I路数据 I_code 载波调制 if(I_code=0) Q路数据 Q_code 模块1_mod=data_sin;/刀调用正弦函数的数值 正弦信号 data_sin Q路调else 余弦信号 data_cos 制数据I_mod=-dats_sin;if(Q_code=0) Q_mod=data_cos;/刀调用余弦函数的数据值elseQ_mod=-data_cos);data_out=I_mod+Q_mod;/调制好的输出数据endmodule17。5QDPSK调制系统的实现5.1 软件实现部分5.1.1 软件部分该部分为其他部分提供其所需的时钟，以保证同步。其中clk为系统主时钟，clk1、clk2是分频得到的。 通常产生伪随机序列的电路为一反馈移存器。对于一个级的线性反馈移位寄存器所产生的二进制序列而言，把其产生的最大长度序列称为m序列，其长度为。如图5.1所示，为四级伪随机序列产生的逻辑框图。给寄存器赋以除全零外的任何二进制序列作为初始值，当移位时钟脉冲上升沿到来时，每级寄存器的输出作为近邻寄存器的输入，实现数值的右移。其中，第四级与第三级的输出模加二(异或)后移入第一级寄存器。产生一个长度为15个时钟脉冲周期的二进制伪随机序列。18初始状态4321移位寄存器+模2加图5.1 四级伪随机序列产生的逻辑框图本系统选择使用Max+plusII设计四级伪随机序列发生器，产生15位二进制序列信号，以作为QDPSK调制系统的基带信号。调试编译成功生成模块器件。产生标准的四位m序列码110101100100011。对产生的伪随机序列码进行转换，得到模块