模拟电路中CMOS器件的频率限制因素与提高方法分析.doc

物理与信息科学学院2010届毕业论文模拟电路中器件的频率限制因素与提高方法1提高S模拟集成电路频率特性的重要性在过去的十几年中，移动电话，无线网络，广播，数字电视，卫星导航，得到了迅猛发展，对重量轻，体积小，功耗低，成本低的收发器的需求也迅速增加提高收发器的集成度无疑上满足上述需求的重要途径，在以往的收发器中，数字处理部分通常采用低成本的标准工艺，射频前端一般采用，IPOLAR或BICMOS工艺由于数字处理部分通常占芯片面积的以上【1】，集成度及功耗的要求使得不可能以以外的其它工艺实现，所以只有实现射频前端才能实现单片集成的收发器并最终实现射频前端，才能实现单片集成的收发器并最终实现单片集成的移动通信产品.模拟包含了纯模拟信号处理功能的电路和混合信号处理功能的电路.主要被用来对模拟信号完成采集、放大、比较、变换等功能,模拟集成电路在处理模拟信号时，除功率输出级外多数工作在小信号状态，信号频率往往从直流延伸到高频.加上模拟品种繁多，功能复杂，性能差异巨大，因此，模拟在制作工艺、器件结构、电路架构等方面都有区别于数字电路的鲜明个性，主要表现在：模拟在整个线性工作区内需具备良好的电流放大特性、小电流特性、频率特性等【2】.而最典型的模拟IC就是射频前端.虽然以其较低的制造成本和在同一芯片上同时包含模拟和数字电路以完善整体性能和降低封装成本而更具有吸引力，但是由于与其它工艺相比存在跨导小，频率特性差，噪声大及无源器件集成困难等不足而使它的应用受到限制【2】因此必须想办法改善的频率特性，增益，噪声等性能，才能实现CMOS在模拟集成电路中的应用实现并最终实现单片集成的移动通信产品而这其中我们最关心的就是提高它的频率特性2 的频率特性分析 CMOS，全称Complementary Metal Oxide Semiconductor，指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺.其结构如图（其a图为P阱，b图为N阱，c图为双阱）.图1采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管（MOSFET）集成在一块硅片上.它的特点是低功耗.由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低【2】.由于CMOS由PMOS管和NMOS管共同构成,我们可心用MOSFET的小信号等效电路从数学上对电子电路进行分析,从而了解影响频率特性的因素. MOSFET的小信号等效电路包括产生频率效应的电容和电阻我们首先说明小信号参数和等效电路，然后讨论限制频率特性的物理因素2.1 小信号等效电路基本的MOSFET结构示意图如图2.图2为基于晶体管内部的固有电容,电阻及其它物理量的模型示意图. 【3】图22.1.1小信号参数当信号加在直流偏压上时，MOS场效应晶体管栅电荷耗尽层电荷将随信号电压发生变化，从而引起漏电压将发生变化这里指的小信号特性是指在一定工作点上，输出端电流的微小变化与输入端电压的微小变化之间的定量关系由于这是一种线性关系，所以可以用线性方程组描述小信号特性我们首先讨论低频小信号参数，因为它是建立从低频到高频小信号模型的基本依据之一以长沟道型场效应晶体管国例讨论低频小信号参数而且只考虑器件的”本征”部分，这是因为晶体管的作用主要发生在这里2.1.1.1跨导跨导被定义为漏电压一定时，漏电流的微分增量与栅源电压微分增量之比，即 【4】 （1）其中是漏源电流，是栅源电压.是漏源电压.由此可见反映栅源电压的变化量控制漏源电流变化量的能力，标志着场效应晶体电压的放大本领，与电压增益的关系为 【4】 （2） 其中为MOS管的负载电阻.非饱和区跨导在非饱和工作区，当(饱和漏源电压)时，由线性区电流公式其中为开启电压.对求导，则得器件工作在非饱和区的跨导 【4】 （3）从此式看上去似乎与无关但实际测量表明，当增大时下降，这是因为当增大时，电子迁移率下降的缘故饱和区跨导在饱和工作区，当时，对饱和电流公式对求导，则得器件工作在饱和区的跨导 【4】 （4）这说明，器件工作在饱和区，其跨导与漏源电压基本无关，且随栅源电压增大而上升衬底跨导当在管的衬底上施加反向偏置电压时，表面势随着衬底偏置电压的增大而上升，表面最大耗尽层宽度也随之而展宽，表面空间电荷面密度也增大只要将饱和电流表达式中空间电荷有关项中的用代之，即可得到包括衬底偏压后的漏电流表达式，即其中为平带电压, 为半导体平面上的电压降,为衬源电压, 为衬底偏压,只要将上式对求导，即可得到 【4】 （5）若用取代上式中的，即可得到饱和区衬底跨导表达式显然，影响的条件只包括和，而与无关2.1.1.2漏源输出电导线性工作区的漏源输出电导线性工作区的漏源输出电导定义为栅源电压等于常数时微分漏电流与微分漏源电压之比，即， 【4】表示漏源电压对漏电流的控制能力，对线性区方程对漏源电压求导，即得非饱和工作区的漏电导 【4】当很小时，是式中的可以忽略，可得器件在线性工作区的电导 【4】 （6） 由上式可见输出电阻与是双曲关系，现当漏源电流较大时与线性关系不再维持，这是因为电子的迁移率随增大面减小的原故饱和区的漏源输出电导理想情况下饱和区的漏电流与漏电压无关，应为零而对于实际场效应晶体管，饱和区输出的特性曲线总有一定的倾斜使输出电阻不为零，其原因有二:其一,沟道长度调制效应;其二,漏极对沟道的静电反馈作用2.1.2场效应晶体管交流小信号等效电路在交流工作状态下，栅源电压等于直流偏压和交流信号电压的迭加，电流也必然等于直流分量与交流分量之和由于输入漏源电流是栅源电压和漏源电压的函数，即 【4】的小信号工作状态下，式中的微分增量可近似用交流信号电流和电压代替，因此交流漏电流 【5】 （7）场效应晶体管中的电荷存储效应对场效应管，电路的交流及瞬态特性有决定性影响由于栅源和栅漏之间的电容和的存在，当栅压随输入交流信号必变时，通过沟道电阻形成对等效栅电容的充电电流由此而产生输入回路中的交流栅电流 【5】 （8） 其中为栅源电容,为栅漏电容.同时，栅漏电容的充放电效应也将在漏端产生增量电流这样以来交流漏极电流的表达式应为 （9） 根据场效应晶体管的漏端电流和和的表达式，可得到器件的本征等效等效电路如下图3图32.1.3MOS场效应管的频率限制因素由上述交流等效电路可看出，器件存在着本征电容，而且实际的器件中还存在着寄生电容，由于这些电容在交流信号下充放电存在一定的延迟时间，载流子渡越沟道也需要一定的时间，这些时间延迟都会限制器件的使用频率，对于模拟电路器件最关心的性能是截止频率和最高工作频率下面分别讨论其限制因素及改进方法2.1.3.1截止频率等效电路的输出端，由于的阻抗随频率增加而下降，使流过栅源电容的电流随频率增高面上升通常把流过的电流上升到刚好等于电压控制电流源时的频率定义为场效应晶体管的截止频率用符号表示即将和的表示式代信上式得 （10） 其中为电子迁移率,L为沟道长度.可见与器件的沟道长度平方成反比，短沟道的器件会更高而对于长沟道的器件来说沟道长度渡越时间是限制截止频率的主要因素，若用渡越时间来表示截止频率可推得，从上式可以看出为提高管的截止频率,从结构方面应当使沟道长度缩到最抵限度尽可能地增大电子在沟道表面的有效迁移率2.1.3.2最高工作频率管的最高工作频率为功率增益等于一时的频率由于栅极沟道电容的存在，使场效应器件不能在任意的高频下运用，当信号频率增加，则流过栅沟电容的信号电流增加，即从源极流入沟道用于增加栅沟电容充电的那部分截流子增加，直到足够大，以使全部沟道电流用于充电则使漏极输出信号为.此时对应的频率是场效应晶体管的最高信号频率，所以式中表示栅沟的总电容；是信号源加到栅源之间的电压，故场效应晶体管的最高工作频率 （11）可见，管跨导愈大，最高工作频率愈高；栅沟电容愈小，最高工作频率也愈高因此在设计场效应晶体管时，往往将作为管的高频优质去衡量它的高频特性，其比值越高，高频特性越好由于 ， （12） 则栅沟电容为 （13）其中为栅氧化层单位面积电容,为二氧化硅厚度,为二氧化硅介电常数,为真空介电常数.所以 （14） 从上式可以看出为提高管的最高工作频率,从结构方面应当使沟道长度缩到最抵限度尽可能地增大电子在沟道表面的有效迁移率综上所述，限制场效应管的因素主要有沟道长度和沟道电子迁移率，而根本原因则是,极间电容的存在3 C场效应管频率的提高方法针对场效应管频率特性的主要限制因素，我们必须减小沟道长度，增大沟道表面的电子迁移率，减小栅电容下面就具体讨论改进方法31缩短沟道长度减小晶体管的沟道长度可以增大跨导，因而是提高频率的有效途径，这也正是器件尺寸不断缩小的一个目的缩短沟道长度主要还是根据按比例缩小理论通过改善微电子工艺技术，提高加工水平来实现.沟道长度的缩短受到光刻工艺的限制，用自对准栅工艺可以在一定程度上得到避免与克服，能其本上消除，对频率的影响但CMOS器件缩小到亚011m以后将面临着许多挑战,除了工艺技术问题还有很多器件物理问题需要解决,主要是:电源电压和阈值电压缩小问题,短沟道效应,栅氧化层可靠性,量子效应,杂质数起伏的影响,以及互连线延迟等问题.简单的等比例缩小不能解决纳米 CMOS面临的种种挑战,研究适于纳米 CMOS的新型器件结构已成为迫切的课题.纳米 CMOS器件在结构和工艺设计上采取了很多措施来改善器件性能.采用浅沟槽隔离不仅有效抑制闩锁效应,而且有利于缩小面积提高集成度.为了使 NMOS和PMOS性能更对称,分别采用 n +和 p +硅栅,使 NMOS和PMOS都是表面沟器件.用硅化物自对准结构(salicide)减小多晶硅线和源/漏区的寄生电阻.利用沟道工程实现优化的沟道掺杂剖面,用后退掺杂减小表面电场,消弱反型层量子化效应,还可以减小杂质随机分布对阈值电压的影响.中等掺杂的极浅的源/漏延伸区和环绕掺杂可以有效地抑制短沟效应.优化的沟道掺杂也可以防止热电子效应,保证器件的可靠性.在改进常规的体硅CMOS器件结构设计的同时,近年来发展了若干富有新意的器件结构.主要是:SOI CMOS,双栅 MOSFET,环栅 MOSFET,凹陷沟道 MOS2FET,DTMOSFET和低温 CMOS,他们在性能、功耗诸方面让CMOS的发展日新月异.SOIMOSFET可以解决一些缩小器件尺寸带来的器件和工艺问题,如浅结、软失效和体硅CMOS的闩锁效应,等等.SOI优越性的一个最主要方面是寄生电容小,因而有利于提高电路速度.为了克服FD SOIMOSFET背栅控制作用很弱的问题,发展了双栅 SOIMOSFET, 其沟道是一层非常薄的硅,该层硅膜有两个栅,分别在沟道的两面, 在这样的结构中短沟道效应被极大的抑制了.为了进一步提高栅极对沟道的控制能力,可以使沟道四周完全用栅极包围,这就是环栅MOS2FET.环栅MOSFET可以是水平沟道,也可以是垂直沟道,环栅器件应该比双栅器件更有利于抑制短沟效应和改善亚阈值斜率,而且柱形垂直沟道的环栅器件可以获得更高的集成密度.抑制短沟效应还有一个途径就是减小源/漏结深.凹陷沟道MOSFET利用局部场氧的方法在沟道区形成凹陷的氧化层,然后再刻蚀掉该氧化层,形成凹陷的沟道区,从而减小了源/漏区相对沟道的结深,同时较深的源/漏区可以减小源/潜心区串联电阻.采用动态阈值可以解决高速度和低功耗的矛盾要求.不仅有利于提高速度,降低静态功耗,而且可以抑制短沟效应,因为工作时的正衬底偏压使源/漏耗尽层减小.早已证明低温下可以改善MOSFET性能,但是由于低温操作需要冷却设备,代价高,因此只要在室温下性能可以不断提高,低温操作就不会被重视.既然我们现在已经接近了室温 CMOS性能极限,必须重新审视纳米领域的低温CMOS技术.由于低温下高载流子迁移率与低互连电阻,低温 CMOS在性能上优于 室温CMOS115- 210倍。以上这些方法都有一定程度上解决了CMOS器件缩小到亚011m以后所面临的工艺技术问题和很多器件物理问题从而使沟道路长度得以进一步缩短从而提高了MOSFET的频率特性.扩展了CMOS的应用领域.3.2增强电子迁移率在场效应晶体管中，增强沟道中载流子迁移率缩短沟道长度具有同样效果.对高性能器件来说，反型层迁移率是另一个重要的参数.迁移率一般由等效迁移率和高场区的等效纵向电场么之间的普适关系来描述.对于特征尺寸非常小的器件，体内散射对迁移率的影响很小，沟道内表面散射和库仑散射效应对迁移率的影响更为严重.对于低压工作的高性能器件，保证表面载流子浓度较低以获得较高的迁移率对器件的性能至关里要.最近的研究表明，库仑散射源自两种互不相关的因素即界面陷阱和衬底惨杂.考虑了库仑散射和界面散射后，应对上述迁移率的普适关系曲线加以修正，图4(a)显示出了迁移率和表面载流子密度的关系.该迁移率是通过改变陷阱态密度的实验测得的，即通过向栅氧化层中注入电荷改变陷阱密度，并观察其迁移率的变化.在利用的电流源向栅氧化层注入电荷的过程中，多次测量迁移率的结果显示，随着应力时间的增长(从20秒到6000秒)界面陷阱态增加.研究表明，界面陷阱态对迁移率有以下影响 （15）其中是界面陷阱态密度，是表面载流于密度. 通过测量不同衬底掺杂浓度下的迁移率可以得到衬底掺杂浓度对迁移率的影 （16）其中为衬底掺杂浓度由图4(b)中沟道掺杂对迁移率的影响可见，与成正比，而与成正比.可见对的依赖关系较弱，并可通过电子在MOS反型层中的分布进行解释. 由于电子的分布丰要集中于表面，当较高时，电子受界面电荷的散射更加频繁，这就降低了内屏蔽效应引起的迁移率增加. 图4 迁移率与沟道电荷的关系.（a）界面电荷值不同；（b）沟道掺杂浓度不同. 图5给出了迁移率与界面陷阱态和衬底掺杂浓度的关系，在这两种情况中，迁移率均与总散射中心的数日成反比.图5 和与的依赖关系，当MOSFET的特征尺寸缩小时,一方面,为了抑制短沟道效应和防止源漏的穿通,沟道中的掺杂浓度必须增大;另一方面,为了保持良好的驱动电流和改善短沟道效应,栅氧化膜厚度必须减薄,但阈值电压及电源电压却不能按比例缩小,这就导致栅介质要承受更高的纵向电场.以上两个因素都使得载流子的迁移率随特征尺寸的缩小而不断下降,进而导致器件饱和驱动电流变小和截止频率降低.采取应变硅技术,或者采用不同的衬底晶向,可以显著地增强MOSFET的载流子迁移率.现在增强载流子迁移率的措施主要是应变硅技术。应变硅技术通过在硅中引入应变使能带发生分裂，引起载流子重新分布，导致载流子电导率有效质量减小并降低了能谷间散射，从而有效地增强了载流子的迁移率，因此应变硅技术受到了越来越多的关注.目前对应变硅器件的研究集中在室温下载流子迁移率、饱和漏端电流、阑值电压、亚阑值斜率等电学特性，而对温度特性的研究则不多见，已有的研究工作主要集中在10300K的温度范围。另外就是采用技术（混合晶向衬底技术）这种技术也称为杂合晶向技术,P-MOSFET晶体管在（110）晶向的硅衬底上的性能最佳, 对于P-MOSFET,空穴在（110）晶向衬底的迁移率是标准（100）晶向衬底的2.5倍. 而N-MOSFET晶体管则在（100）晶向硅衬底上的性能最佳（大部分硅衬底都是如此）,因此,在逻辑电路中,为了使二者的驱动电流相匹配,PMOS的沟道宽度则是NMOS的两倍。在(110)衬底110沟道取向上,电子和空穴的驱动电流基本上相匹配。然而,在此取向上热生长的SiO2,厚度不均匀,而且SiO2/Si的界面也很粗糙,这些都限制了它的应用。采用高K介质则不存在此限制,采用CVD方法淀积的高K介质,有很好的均匀性;而且,由高K介质引起的迁移率降低,仅为原来的5%10%。理想的情况下,希望能够在(100)衬底上制作NMOS,在(110)衬底上制作PMOS。IBM采用了一种称作“混合衬底取向”的技术,将二者集成在一起。有两种不同的方案:方案一,PMOS制作在(110)衬底的SOI薄膜上,而NMOS制作在(100)外延层上;方案二,NMOS制作在(100)衬底的SOI薄膜上,而PMOS制作在(110)外延层上。以方案一为例:首先采用硅片键合或者智能切割方法,将(110)晶向的SOI薄膜粘附在(100)衬底上,然后刻蚀SOI和BOX层,形成凹槽;接着,在凹槽中沿(100)衬底晶向外延生长Si薄膜,PMOS和NMOS分别制作在(110)晶向的SOI和(100)晶向的外延层上。详细工艺流程参见文献。采用这种方法制作的栅长为85 nm的环形振荡器,其门延迟比(100)衬底的门延迟缩短了21%。增强载流迁移率技术是从根本上来提高半导体的性能因此它对于短沟道场效应管具有重要的意义3.3减小栅电容也是提高器件频率特性的途径器件的本征电容和寄生电容与版图和工艺密切相关其中栅氧化层厚度有重要影响在按比例缩小过程中，为了抑制短沟道效应，要求栅氧化层厚度的比值一般在4050之间栅氧化层厚度直接影响晶体管的栅电容和跨导利用浅结技术和快速热退火减小了注入向沟道区的横向扩散，从而减小栅源，栅漏之间的覆盖面积，从而减小栅电容提高频率特性4总结 通过上文分析可知限制CMOS在射频领域应用的主要因素是载止频率的限制，而频率限制的因素主要有两个方面沟道长度和电子迁移率，要提高频率特性就要最大限度的缩短沟道长度增大电子迁移率。本文通过理论分析了限制CMOS集成电路频率特性提高的各种因素并分析了理解决方法，列举了当前实际应用的各种提高频率特性的技术，提示了今后提高频率特性技术的发展方向。参考文献1 王志华吴恩德.CMOS射频集成电路的现状与发展.电子学报J.2001年.第二期.233-238.2 美毕查德.拉扎