VLSI设计基础12-2

VLSI设计基础 第2章MOS器件与工艺基础 2012 2 本章概要 MOS晶体管基础 最小的积木单元CMOS逻辑部件 最基本的搭积木方法MOS集成电路工艺基础 了解版图与工艺关系版图设计 版图的积木单元设计过程就是搭积木的过程 3 2 1MOS晶体管基础 MOS晶体管结构及基本工作原理MOS晶体管的阈值电压VTMOS晶体管的电流 电压特性调到第8章介绍MOS晶体管主要电参量CMOS结构 1 4 2 1 1MOS晶体管结构及基本工作原理 1 电阻的可控制性与可制造性 5 2 1 1MOS晶体管结构及基本工作原理 1 工作条件 VDS很小如果不是很小怎么样 VTN 阈值电压 矩形电阻 6 2 1 1MOS晶体管结构及基本工作原理 1 7 2 1 1MOS晶体管结构及基本工作原理 1 沟道长度调制效应 为什么保持临界饱和时的值 8 2 1 1MOS晶体管结构及基本工作原理 1 耗尽型NMOS 增强型NMOS 怎样实现耗尽呢 在衬底表面离子注入与衬底掺杂类型相反的杂质 这里是注入N型杂质 PMOS 0栅源电压下就存在导电沟道是耗尽型器件的特征 9 2 1 1MOS晶体管结构及基本工作原理 1 耗尽型NMOS 增强型NMOS 电特性差异 10 2 1 3MOS晶体管的电流 电压特性 1 非饱和区饱和区截止区 饱和区工作 11 2 1 3MOS晶体管的电流 电压特性 1 MOS晶体管 电压控制电流源 VCCS 反映材料特性和几何形状决定的电阻 反映由工作点决定的电阻 反映栅电压对电阻的控制能力 三种信号传输方式 传0 传1 传0或1 12 2 1 5CMOS结构 1 同时采用两种MOS器件 NMOS管和PMOS管 并通常配对出现的一种电路结构 思考 为什么制作N阱和衬底接触 连接 13 2 1 5CMOS结构 1 NMOS只传0PMOS只传1 14 2 2CMOS逻辑部件 CMOS倒相器设计CMOS与非门和或非门的结构及其等效倒相器设计方法其他CMOS逻辑门D触发器内部信号的分布式驱动结构 2 15 2 2 1CMOS倒相器设计 2 CMOS倒相器是CMOS门电路中最基本的逻辑部件 大多数的逻辑门电路均可通过等效倒相器进行基本设计 再通过适当的变换 完成最终的逻辑门电路中具体晶体管尺寸的计算 所以 基本倒相器的设计是逻辑部件设计的基础 设计依据是输出特性要求 16 2 数字逻辑等效电路模型 数字逻辑行为模型 MOSFET 积木 2 2 1CMOS倒相器设计 17 2 数字逻辑等效电路模型 数字逻辑行为模型 倒相器 2 2 1CMOS倒相器设计 18 IP 工作过程 输入1到0变化 1 输入从5V开始下降 在VIN VDD VTP VIN VDD VTP 且VIN VTN时 PMOS和NMOS均导通 经PMOS流过的电流一部分经过NMOS到地 一部分开始给负载电容充电 输出开始上升 PMOS管从截止转向饱和 NMOS管从非饱和转向饱和 3 当VIN VTN时 NMOS截止 经PMOS流过的电流全部给负载电容充电 PMOS管从饱和转向非饱和 NMOS管从饱和转向截止 2 2 1CMOS倒相器设计 19 如果NMOS和PMOS相应电流相等 则上升时间和下降时间相同 2 2 1CMOS倒相器设计 20 2 2 1CMOS倒相器设计 2 21 2 2 1CMOS倒相器设计 2 上升时间 是指在输入阶跃波的条件下 输出信号从0 1Vdd上升到0 9Vdd所需的时间 下降时间 指的是在输入阶跃波的条件下 输出信号从0 9Vdd下降到0 1Vdd所需的时间 1 4 2 8 VT Vdd 0 1 0 4 22 2 2 1CMOS倒相器设计 2 通常在设计倒相器时 要求输出波形对称 也就是上升时间 下降时间 因为是在同一工艺条件下加工 所有MOS管的栅氧化层的厚度相同 如果NMOS和PMOS的阈值电压数值相等 则要求得到如下结论 由此可以得到一个在这种条件下的简便计算方法 只要计算上升时间 下降时间 并由此计算得到PMOS NMOS 管的宽长比 将此值除 乘 迁移率比就是NMOS管 PMOS 管的宽长比 23 2 2 1CMOS倒相器设计 2 当输出信号的幅度变化只能从0 1Vdd到0 9Vdd时 则输出信号的周期就为上升与下降时间之和 且信号成为锯齿波 这时所对应的信号频率被认为是倒相器的最高工作频率 24 2 2 2CMOS与非门和或非门的结构及其等效倒相器设计方法 2 25 2 2 2CMOS与非门和或非门的结构及其等效倒相器设计方法 2 26 2 2 2CMOS与非门和或非门的结构及其等效倒相器设计方法 2 R R 3 R 3 R 3 非饱和区饱和区 电阻比 宽长比之倒比 Y 3Y 1 等效倒相器中晶体管电阻 27 2 2 2CMOS与非门和或非门的结构及其等效倒相器设计方法 2 R 3R 为保证在任何情况下 由电阻网络和负载电容所决定的充放电时间 均满足由性能指标所决定的上升 下降时间要求 所以 要按照最坏情况进行设计 即单支路导通情况 因此 各并联MOS管应和等效倒相器对应晶体管宽长比相同 同样有上拉和下拉两种情况 对应并联PMOS和并联NMOS 28 2 2 2CMOS与非门和或非门的结构及其等效倒相器设计方法 2 简单计算方法 29 2 2 2CMOS与非门和或非门的结构及其等效倒相器设计方法 将与非门中的N个串联NMOS管等效为倒相器中的NMOS管 将N个并联的PMOS管等效为倒相器中的PMOS管 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比 NMOS管为串联结构 为保持下降时间不变 各NMOS管的等效电阻必须缩小N倍 即它们的宽长比必须是倒相器中NMOS管宽长比的N倍 为保证在只有一个PMOS晶体管导通的情况下 仍能获得所需的上升时间 要求各PMOS管的宽长比与倒相器中PMOS管相同 与非门设计方法 或非门类似 2 30 2 2 3其他CMOS逻辑门 2 逻辑行为 或 与 或 与 非 与 或 与 或 非 31 2 2 3其他CMOS逻辑门 2 CMOS与或非门 32 2 2 3其他CMOS逻辑门 2 CMOS或与非门 33 2 2 3其他CMOS逻辑门 2 异或门 34 2 2 3其他CMOS逻辑门 2 同或门 异或非门 12个晶体管10个晶体管 35 2 2 3其他CMOS逻辑门 2 W L Y 差别 27Y22Y 串并结构 36 2 2 3其他CMOS逻辑门 将下拉网络 NMOS管 等效为倒相器中的NMOS管 将上拉网络 PMOS管 等效为倒相器中的PMOS管 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比 对于串联网络结构 为保持时间常数不变 串联网络各单元的等效电阻必须缩小N倍 即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N倍 对于并联网络结构 为保证在只有一个并联支路导通的情况下 仍能获得所需的电阻 要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相同 对于串联网络结构中的局部并联结构 每个并联支路的等效晶体管宽长比与串联网络单元的等效晶体管相同 复杂网络设计方法 2 37 2 2 3其他CMOS逻辑门 2 CMOS传输门 为什么PMOS位于逻辑电路的上部 NMOS位于逻辑电路的下部 想过吗 NMOS传输门和PMOS传输门 38 2 2 3其他CMOS逻辑门 2 三态门 相同的资源 有什么优点 39 2 2 4D触发器 2 40 2 2 5内部信号的分布式驱动结构 2 41 设计分析举例 2 42 2 3MOS集成电路工艺基础 基本的集成电路加工工艺CMOS工艺简化流程Bi CMOS工艺技术 3 43 2 3 1基本的集成电路加工工艺 3 器件制造基本问题掩膜板 MASKS 图形转移技术掺杂技术氧化及热处理技术气相沉积技术 44 2 3 1基本的集成电路加工工艺器件制造基本问题 3 45 2 3 1基本的集成电路加工工艺掩膜板 MASKS 3 设计 软 底片 硬 单个电路图形 多个电路图形 46 2 3 1基本的集成电路加工工艺图形转移技术 3 两次图形转移技术 一次图形转移 光刻 二次图形转移 刻蚀 一次图形转移 电子束直写 47 2 3 1基本的集成电路加工工艺掺杂技术 3 热扩散离子注入 48 2 3 1基本的集成电路加工工艺氧化及热处理技术 3 常规热处理快速热处理 49 2 3 1基本的集成电路加工工艺气相沉积技术 3 LPCVD PECVD 电子束蒸发 离子溅射 PVD 50 2 3 2CMOS工艺简化流程 3 51 3 52 3 53 2 3 3Bi CMOS工艺技术 以P阱CMOS工艺为基础的Bi CMOS工艺以N阱CMOS工艺为基础的Bi CMOS工艺 3 54 2 4版图设计 简单MOSFET版图大尺寸MOSFET的版图设计 4 55 2 4 1简单MOSFET版图 4 直栅围栅折弯栅 56 2 4 2大尺寸MOSFET的版图设计 4 共用掺杂区