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文档简介

西安邮电学院实 验 报 告 书系部名称：电子工程学院学生姓名：xxx专业名称：xxxx班 级：xxxx实验时间： 2011 年11月17日一、 实验目的：1、 掌握可逆计数器的工作原理。2、 学习用verilog HDL语言设计可逆计数器。二、 实验设备：计算机一台，TD-EDA实验箱一台三、 实验内容：用verilog HDL语言设计可逆计数器并进行仿真、引脚分配及下载到电路开发板进行功能验证。四、 实验程序：module keni8(clk,enable,sum,col);input clk,enable;output7:0 sum;reg7:0 sum;output col;reg col;always (posedge clk )if(enable=1) sum=sum+1;else if(enable=0) sum=sum-1;else if(sum = 8)begin sum=0; col=1;endendmodule五、 运行结果：六、 实验心得：1、在编程过程中，需小心谨慎，特别是注意标点符号的标注。2、实验结果有一定的延时。3、实验前需对T
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