ARM11处理器.doc

南京邮电大学。满分99ARM11处理器CPU：三星S3C6410处理器，ARM1176JZF-S内核，667MHz系统频率稳定工作；ARM11处理器是ARMv6指令集体系结构的第一个（第一代）实施工具，它形成了新一代ARM11内核家族的基础。这种处理器是对内部设计和硬件资源的详细定义。它支持ARMv6架构处理器的技术指标。发展ARM11处理器的最主要目的是为了达到低功耗，低成本的高速传输性能。本卷研究了这种新的处理器架构的特有特性，并对为什么这种设计能满足下一代无线设备传输和便携移动设备的需要做了解释。ARMv6结构体系对新一代的处理器的实现过程中，第一步就是要订立一个新的结构体系，这个结构体系描述了处理器如何行为的规范。但没有限制或确定处理器要怎样设计制造，这种结构体系的定义提供了它与外界的接口，比如：操作系统，应用程序，计划实施的进一步发展的支持。从细节来看，处理器的结构体系定义了处理器的指令集，程序模块，还有处理器如何与最近的存储器接口相连接。最新的ARM结构体系，即ARMv6是在2001年10月公布的，这种架构是建立在过去的10多年ARM的发展的许多成功架构实现的基础上的，成功的ARM结构体系已经为ARM的16位和32位处理器内核的主导市场提供了基础。ARMv6架构的发展是为满足下一代无线设备，网络和汽车设备产品的消费的需要的。象其他许可的处理器内核一样，ARM体系也许可自身架构和其他产品相兼容，比如：因特尔公司的 Xscale架构体系就是基于ARM架构（即ARMu5TE）的处理器，本卷也提供了一个对ARM11架构和因特尔公司的基于Xscale处理器产品的一个总结性比较。目标应用ARM11处理器架构有一个广泛的应用前景，在无线设备，网络和汽车产品中都有重要的应用。它的媒体处理能力和低功耗特征使得它特别的适合用于无线设备和消费产品的应用，而且它的高的数据带宽和高的性能处理内核也非常的适合于网络的应用，为了增强实时处理性能和对浮点制产品的兼容性而设计的特征，对高性能的汽车产品应用有极其高的吸引力。ARM11内核将会满足下一代便携移动设备和无线设备的消费性的应用，便携移动类消费品正在变的越来越复杂，而用户的期望是更好的用户接口，更快的表格，图形处理能力，和更大的屏幕，以便支持更大的范围的应用，比如，可视电话，玩游戏，看新闻和看电影，典型的设计包括，更好的操作系统，对流媒体的应用支持，同时，达到低成本，低功耗的目标。确保对高速移动的终端和无线设备的应用成为主流。在计算和通信之间的平行将随着第三代无线设备服务的进步取得更大的发展，文本信息（基于GSM网的短信服务平台SMS）的增长已经有目共睹，目前估计每天有10亿条文本信息（短信）被发送，3G服务的增加的可用带宽将让我们看到一个文本与多媒体同时传输的时代，当然了对高性能的需求也受娱乐产品需求的驱动，比如，游戏，数码产品和流媒体产品。对基本的语言和文本通信的图表（形）和视频性补充需求有新一代的无线便携产品与其他种类的设备，如数码相机的这种影响将实现从早期的对主流消费市场过度到新一代高速便携PC或PDA应用终端。主要特点对于便携式移动产品和无线设备的应用上，高速传输性能并不是可以无限制的，除了最小化产品的成本之外，低功耗也是人们关心的，ARM11处理器架构在系统性能上完成了关键的一步，在达到目标性能基础上首先推出了范围在350到500MHZ的内核，其目标是突破1GHZ。这种处理器架构可以有效的传输性能，同时允许在性能和功耗见达到平衡，以便满足一些特殊的产品的应用，通过调整时钟频率和电压的供应，开发人员可以控制功耗和性能间的平衡性，这种基于ARM11处理器架构的处理器实现将完成在1.2v和0.13um处理器技术下，使功耗低于0.4mW/MHZ。ARM11处理器架构是为可合并和半传统硬核两种实现而发展起来的，因此，基本而言，内核将用于一个芯片上的一个系统内（单片机），可以通过权衡允许设计人员很容易完成综合设计。这种合并性允许被许可者通过研究他们的半导体处理器的特殊部分来增加性能设计，硬核的实现是基于高速性能和有速度要求的产品应用这个目标的。为了更好的达到目的，ARM11内核提供一个友好的合并流水线结构，设计目标是让ARM11内核能和商业产品兼容性合并工具和RAM编译器同时工作，来确保达到时间收敛。这种不包括缓存的合并的ARM11内核的最终实现将占用不到2.7平方毫米的空间，在当今的复杂的SOC系列而言是非常小的。ARM11处理器架构（基于ARMv6架构）在许多方面对软件开发人员也好似有好处的，包括一系列的用于音频和视频应用的媒体处理指令，也包括加速操作系统性能的一种新型的内存系统架构，还包括提高实时性能和中断响应的一系列新指令集，另外，随着许多新的与其他处理器实现数据共享，也可以更容易的从非ARM处理器中移植应用程序。ARM也提供一套完整的对IP（为ARM11处理器服务）的支持，包括ARM PrimeCell IP簇，还有相当数量的第三族AMBA应用IP。性能ARM11内核提供的优越性能是由一系列的结构体系和处理器构架特征给出的。ARMv6性能基础ARMv6结构体系为完成要求的高性能提供了基础，总体而言，ARMv6是通过以下几条来提供增强性能的：（1）：媒体处理延拓a:双倍速的MPEG4编码/解码b:双倍速的音频数字信号处理（2）：增强的缓冲器结构a:物理地址缓冲器b:在缓冲池刷新/重载上的数据降低c:上下文切换开销减少（3）：增强的非正常的和中断处理性a:在增强实时任务性能中很重要（4）：在非线性和复杂的数据支持a:更简单的数据共享，可移植性应用和内存的节省对大多数应用而言，ARMv6 100%的保持了二进制水平上的后向兼容性，使以往的应用程序可以得到移植再使用，ARMv6架构还提供所有的Thumb和E，还有代码压缩和数字信号处理的指令，而且提供了ARM Java代码的加速。还有更多关于这些在ARMv6中的可用的增强在这里也是可用的。ARM11处理器主要特点ARM11处理器是为高性能有效传输而设计的，ARM流水线的设计的基本保证。ARM11处理器流水线与以前的ARM内核不同，它包含了8个级，确保吞吐量比以往的内核，高出大约40%，一个8级的流水线允许8个不同的处理级同时执行。高级的流水线结构可以提高效率，通过引入额外延迟到系统中，一般而言，过长的流水线意味着一些指令的执行被延迟，因为这些是依赖与以前指令的结果的，ARM11避免了这些延迟流水线，通过在流水线中扩展使用前馈。在有些进程刚好打断流水线中的平滑的指令流时，一个长的流水线的处理器可能会失去有效性能，比如，出现跳转指令，ARM流水线通过使用跳转预测来预测指令流，从而达到避免延迟的作用，这些前馈和预测技术通过减小流水线高度来保持好的流水线效率的，比如，这些状况，即因为下条指令正在通过流水线，而使处理器必须要等。单指令处理器ARM11处理器流水线是标量，换句话说，某处理器一次只能处理一条指令，有些流水线处理器可以一次处理多条指令，比如，ALU和MAC流水线。理论上，多指令处理器应该有效率优势，但实践中发现，多处理器大幅度增加了前端流水线，指令解码级的复杂性。因此，指令处理过程中变的更复杂，这种增加的复杂性在功耗和处理器尺寸上有重要影响。在发展ARM处理器的分析家指出，从多指令处理器中提升的性能的潜力，不能弥补这种增加功耗和面积的弊端。以下几段将详细解释几种特殊而成熟的流水线管理指令跳转跳转指令经常是些有条件的指令，换句话说，他们要求某种测试条件，比如，检测一种条件编码登记器，在跳转到另一条指令前，或者继续通过当前序列，跳转可能导致流水线延迟，因为在跳转指令所需的条件编码的结果可能在指令解码器遭到跳转后的3到4个周期后才可继续执行，要预测一个跳转会有哪些执行，将有助于避免延迟。ARM11处理器使用两种技术来预测跳转，第一种，动态跳转预测，使用历史记录来比对看是否跳转以前已经发生过了，是否最频繁的发生，或者最不频繁的发生。一个64实体，4级跳转目标地址缓冲器被维持着，这张表可以有效保持最近跳转的大多数，也是最有可能再次被看到的。如果某跳转预测以前已经遇到，则一个基于以前输出的预测将被执行。 如果一个动态跳转预测器发现不了跳转指令记录，则静态跳转预测进程将进行。非常简单，静态预测监视跳转，看是否它将会前馈或后馈，如果后馈，它假设一个循环，并执行跳转，反之，则不执行跳转。返回堆栈为从最多三个进程调用返回值管理跳转预测。除了预测跳转，ARM流水线将折叠这些跳转，也就是说，如果跳转预测是对的，那跳转将不执行，原始跳转指令被删除或者从流水线中折叠出去，就象没有点在执行一样，这将为正确的预测跳转节省一个时钟周期。ARM11处理器中，动态和静态预测的好处是大约85%的预测是正确预测，每次正确的跳转预测可节省5个处理器时钟周期。增强的存储器访问系统设计和性能受存储器的管理方式的严重影响，存储器管理结构体系的增强提高了整个处理器的性能，尤其是对于应用平台，操作系统需要管理频繁的任务变化。随着ARMv6中的变化更多任务的指令和数据可以在缓冲器中存在更长时间，所以缓冲器遗漏很少会出现，处理器性能得以提高。在ARM11内核中的其中一种处理器增强方案是非块化，存储器系统的反遗漏操作，当一条指令要从缓冲器中提取数据时，如果数据不在缓冲器中，就会发生一次结果遗漏，一个更简单的处理器设计的流水线将会停止，但是，ARM11把它视为一次非块化操作。缓冲器就是用于获得丢失数据而设计的，只要下一个指令不依赖于这个丢失的数据那么流水线可以继续执行，即使下一个指令是另外一个数据路径，如果数据在缓冲器中，ARM11处理器允许这个操作继续。除非有超过三个数据丢失发生了，否则流水线是不会发生延迟，对大多数的应用而言，这是很少发生的。流水线的并行机制尽管流水线是单指令处理器，并行机制是在流水线处理器之后提出的，与针对ALU的独立的处理单元，MAC和LS指令。LS流水线是针对存储指令的，对从存储器指令中的结构指令的进程的分解可以确保有效的进程，就象LS指令的执行可以通过内存的可用性来得到限制一样。（看上面的对非块化的解释和反遗漏操作）在那些LS单元是主要流水线的部分的处理器中流水线可以很容易延迟等待存储器操作的完成。与一个独立的LS流水线（就象在ARM11处理器中的那样）一起，一个ALU或者MAC进程指令的执行是不会被延迟的，这是通过一个等待着的LS指令完成的。这也允许在调度编码的过程中的软件编译器更自由，这将有助于提高性能。处理LS的指令为数据缓冲访问而被分为两个周期。以这中方式流水线化LS单元，意味着ARM11内核是适合在ASIC设计中应用的，这个设计是和商业用的RAM编译器一同设计的。比如高速，为了确保最大化处理器性能，传统的存储器是没有必要的。为了获得并行的流水线中的大多数，ARM11处理器使用了无序处理，意味着那些不依赖于以前的指令运行结果的指令是可以完成他们的运行的，而且这个过程没有任何的延迟。并且执行后的指令会释放资源以便下个指令可以使用这个资源。64位数据通道对大多数现在的目标应用，一个真正的64位的处理器也被认为是没有必要的。这个实现的代价是很大的，比如功耗和面积。ARM11处理器在处理器中开发了64位的结构，这个意义是很大的，其实无须一个完整的64位的解决方案。即结果是以64位的高性能传输的，但它的代价只有32位的那么多。ARM11处理器在处理器的整体单元和指令以及数据缓冲器里，还有协同处理器和整体单元之间确定64位的数据总线。这些64位的通道允许两个指令被在一个单周期的时间里从缓冲器里提取出来，并且允许在每个周期里加载和存储多指令来传输64位的数据（两个ARM注册器），这让ARM11处理器在许多的编码序列上达到很高的性能，尤其是那些要求数据处理和数据的运动并行的情况。浮点处理ARM11支持浮点运算作为一个设计选择。现在发展的产品包括了那些有浮点和无浮点处理单元的内核。这显然允许我们在需要浮点运算的场合选择有浮点运算能力的开发器，而反之可以选择没有浮点运算的处理器，这会减少费用。ARM11处理器的比较图5中列出了一些重要的特点来对ARM11处理器和其他的现在可用的ARM处理器进行比较，因特尔公司的Xscale是基于ARMv5TE的处理器，因特尔从ARM那里得到了许可的。就象图5中画的那样，ARM11与ARM9E和ARM10E相比有了性能的增强和拓展，也和因特尔公司的XScale处理器有许多共同的特点。在流水线细节的关键不同来源于目标性能的范围和目标实现。ARM11是基于高性能目标的内核的，但是也在SOC设计的范围内驱于能够简单化集成。总之，ARM11产品支持并行的设计流，而且是半传统的，硬核实现。ARM11处理器还提供了向上的兼容性，以便确保PEMS可以选择任何基于ARM的产品，提供商。总结ARM11处理器是对新一代的ARMv6指令集体系的第一代实现，它形成了合并性内核的新一代内核家族的基础，使得SOC的集成更加的容易，和高性能应用需求的半传统的内核。A