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中央电大远程开放教育网址： Http:/计算机组成原理主持教师电子邮件： ,购买教学实验设备的通知型号：TEC8/16教学实验计算机系统实售价：2500元（组合逻辑方案）生产者：清华同方教学仪器设备公司地址：北京清华大学清华同方教学仪器设备公司 邮编：100084联系人：陈羽 电话（传真）：（010）62785575,直播课堂内容1. 布置控制器教学实验2. 布置内存扩展教学实验 布置串行接口入出教学实验3. 布置第四、五章作业4. 第四、五章教学内容辅导,1.控制器教学实验(1) 教学实验计算机介绍 有 8位 或 16位两种字长， 可以选组合逻辑的控制器、 或是微程序的控制器方案。 有监控程序、交叉汇编程序、 和 PC仿真终端 等软件支持。,（2）教学实验内容 实验时以 8位字长，组合逻辑 控制器方案来进行，把第三章作 业第18题的(1)、(2)、(3)、(5) 的设计在教学计算机上实现出来 并调试正确，用在你的程序中。,（3）教学实验步骤 学懂已有指令的格式和执行步骤 参照已有设计，完成你的设计： 指令格式、功能、执行步骤 所用节拍与各控制信号 写出逻辑表达式、写到GAL20V8中 进行调试,并用在你设计的程序中,2.内存储器教学实验(1) 教学实验计算机介绍 整机为 8位字长， 组合逻辑控制器方案， 内存储器为 8位字长， 使用 16位的地址， 按字节访问。,（2）教学实验内容 教学计算机已有 8KB 的ROM、 2KB 的RAM内存空间，在此基础上 再扩展出 2KB 的 RAM存储空间， 用 LS6116（20488）静态存储 器芯片进行内存容量扩展。,（3）教学实验步骤 学懂教学计算机内存储器设计， 把新的一片 LS6116芯片插到板上。 主要工作是接好该芯片的地址线， 数据线，片选和读写控制信号等。 对硬件进行调试,并在程序中使用 这片存储区，检查读写的正确性。,使用串行接口的教学实验(1) 教学实验计算机介绍 教学计算机上有串行接口， 8位并行与主机交换信息， 串行地和PC仿真终端通信， 用IN、OUT指令完成入出， 采用状态查询方式工作。,（2）教学实验内容 在教学计算机已有监控程序， 串行口能正常运行，串行口的 端口地址:00(数据),01(状态)， 参照教材上已有的I/O程序例子， 设计用串口完成I/O操作的程序,（3）教学实验步骤 学懂教材中使用串行接口的程序， 学习查询串行口运行状态的方法， 用状态查询方式使用IN、OUT指令。 写出几个小的完成输入/输出操作 功能的程序，具体内容自己确定。,3.第四章作业 第四章习题中的 第1题， 第 2题，第 3题， 第6题， 第12题，第13题， 第27题，第31题。 （8个作业题均必做）,第五章作业 第五章习题中的 第2题， 第 4题，第 9题， 第14题，第15题，第19题 第27题，第29题。 （8个作业题均必做）,4. 第四、五章内容辅导 第四、五两章的教学内容 各占全部教学内容的 20% ， 涉及概念性的知识比较多， 原理性的内容一般理解即可； 实用性的知识较多，有些 线路或设备组成实例，勿背。,输入设备,输出设备,入出接口和总线,外存设备,主存储器,高速缓存,控 制 器,运 算 器,第三单元,第四单元,第二单元,第一单元,计算机硬件系统,第四章内容概要存储器，三级连，局部、一致且包含提速 主体 扩容量，缓存 主存 虚存盘字位扩展、体交叉，完全 直接 组相联段表、页表和快表，盘 带 阵列容错连,第四章 多级结构的存储器系统,一. 层次存储器系统概述 二. 主存储器部件 三. 高速缓存CACHE 四. 虚拟存储器部件 五. 外存储器设备 阵列技术与容错,一. 层次存储器系统概述 1. 概念与追求的目标 2. 程序运行的局部性特性 3. 各层存储器所用介质其特性 4.一致性、包含性,层次存储器系统概述,用途：存储器系统是计算机中 用于存储程序和数据的部件。对其要求是： 尽可能快的读写速度 尽可能大的存储容量 尽可能低的成本费用,怎样才能同时实现这些要求呢？ 用多级结构的存储器系统 把要用的程序和数据， 按其使用的急迫和频繁程度， 分块调入存储容量不同、 运行速度不同的存储器中， 并由硬软件来统一管理与调度。,程序运行时的局部性原理 在一小段时间内，最近被访问过 的程序和数据很可能再次被访问 在空间上，这些被访问的程序和 数据往往集中在一小片存储区 在访问顺序上，指令顺序执行比 转移执行的可能性大 (大约 5:1 ),解决方案,选用生产与运行成本不同的、 存储容量不同的、 读写速度不同的 多种存储介质，组成一个 统一管理的存储器系统。,解决方案,使每种介质都处于不同的地位， 起到不同的作用，充分发挥各 自在速度容量成本方面的优 势，从而达到最优性能价格比， 以满足使用要求。,1993年大型计算机的存储器系统,存取速度 存储容量 存储成本 (美分/KB)CPU 10ns 512B 1800 缓存 2040ns 128KB 72 主存 60100ns 512MB 5.6虚存 1020ms 60228GB 0.23后援 220M 512GB2TB 0.01,使CPU大部分时间访问高速缓 存，速度最快；仅在从缓存中 读不到数据时,才去读主存，速 度略慢但容量更大；当从主存 中还读不到数据时,才去批量读 虚存，速度很慢容量极大,就解 决了对速度、容量、成本的需求。,层次之间应满足的原则,一致性原则： 处在不同层次存储器中的 同一个信息应保持相同的值， 是保证正确地使用数据的 最基本的要求之一，必须满足,包含性原则： 存储在内层（靠近CPU）的信息 一定被包含在其外层的存储介 质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品 。,二. 主存储器的组成与设计,WRITE,READ,CPU,MainMemory,AB k 位（给出地址）,DB n 位（传送数据）,READY,静态和动态存储器芯片特性,SRAM DRAM存储信息 触发器 电容 破坏性读出 非 是需要刷新 不要 需要 送行列地址 同时送 分两次送,静态和动态存储器芯片特