异或门三态门的仿真实验报告quartusII基本操作实验_第1页
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文档简介

实验一 Quartus II软件的基本操作一、实验内容1熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2用逻辑图和VHDL语言设计一个异或门。3用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。二、实验要求1进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2预习报告内容有： 异或门和三态门的逻辑图； 用VHDL语言编写异或门和三态门；3在图形编辑区通过逻辑图设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。4在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。5实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。实验报告一、异或门1.VHDL实现LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2 ISPORT(a,b: IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY xor2;ARCHITECTURE bhv OF xor2 ISBEGINc=a XOR b;END ARCHITECTURE bhv;2.逻辑图：3.真值表ABOUT0000111011104. 用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。5.波形图：6.异或门的逻辑表达式为：c=ab=ab+ab7.功能描述:若两输入为相同逻辑值,则输出为0,若不同,则输出为1.二、三态缓冲器1.VHDL实现：library ieee;use ieee.std_logic_1164.all;entity btri isport(x:in std_logic; en: in std_logic; y: out std_logic);end btri;architecture a of btri isbeginprocess(x,en)begin if en=1 then y=x; else y=Z; end if;end process;end;2.逻辑
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