音乐发生器及简单电子琴的eda设计.doc

音乐发生器及简单电子琴的eda设计摘 要 本系统是采用EDA技术设计的一个简易的八音符电子琴和音乐发生器，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由乐曲自动演奏模块、乐器演示模块琴/乐功能选择模块、音调发生模块和数控分频模块五个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。关键字 电子琴；EDA；VHDL；音调发生；QuartusII； 1 引言：1.1设计目的1）利用数控分频器设计一个电子琴硬件电路和音乐发生器2）演奏时可以选择是手演奏（键盘输入）或自动演奏已存入的乐曲，并且能自动重复演奏1.2设计的基本内容运用VHDL语言对简易电子琴的各个模块进行设计，并使用EDA 工具对各模块进行仿真验证。本设计包含如下三个模块：乐曲自动演奏模块，音调发生模块，数控分频模块，最后把各个模块整合后，通过电路的输入输出对应关系连接起来2.1 EDA技术EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。2.2 硬件描述语言VHDL 2.2.1 VHDL的简介 VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。VHDL语言是一种用于电路设计的高级语言，主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。2.2.2 VHDL语言的特点 功能强大、设计灵活。支持广泛、易于修改。强大的系统硬件描述能力。独立于器件的设计、与工艺无关。很强的移植能力。2.2.3 VHDL的设计流程 用VHDL语言设计电路的流程：在用VHDL语言来设计电路时,主要的过程是这样的：（1）使用文本编辑器输入设计源文件。（2）使用编译工具编译源文件。VHDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。（3）功能仿真。对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。 （4）综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。这一部分的最终目的是生成门电路级的网表（Netlist）。（5）布局、布线。这一步的目的是生成用于烧写的编程文件。在这一步，将用到第（4）步生成的网表并根据CPLD/FPG厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。（6）后仿真。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。3 简易电子琴设计过程3.1简易电子琴的工作原理 音乐产生原理及硬件设计由于一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们所想要的音乐了，当然对于单片机来产生不同的频率非常方便，我们可以利用单片机的定时/计数器来产生这样方波频率信号，因此，我们只要把一首歌曲的音阶对应频率关系弄正确即可。该电子琴可以实现两个功能，用按键CS来选择不同功能，第一种功能是用手动即通过按键的形式输入不同音名，第二种功能是音乐发生器，可以自动重复播放“梁祝”音乐。当CS为高电平1时，选择功能二，当CS为低电平0时，选择功能一，由于本设计是利用的GW48EDA_PK3实验系统，选择的是NO.3方案，所以要长按实验箱上的八键，才会选择功能二。其硬件原理图如图一（图一）3.2简易电子琴的工作流程图如图二所示开始按键按下是否成功TO初始化并开中断允放TO中断识别按键功能根据按键功能，装入音符T到TO中启动TO工作按键释放是否成功？停止TO工作（图二）3.3简易电子琴中各模块的设计 系统内部结构图如下图图三所示（图三）3.3.1琴/乐功能选择器BMUX模块程序：library ieee;use ieee.std_logic_1164.all;entity bmux is port(index1:in std_logic_vector(3 downto 0);index2:in std_logic_vector(3 downto 0);cs :in std_logic;toneindex:out std_logic_vector(3 downto 0);end;architecture arc_bmux of bmux isbeginprocess(cs)begincase cs iswhen 0=toneindextoneindextoneindex=null;end case;end process;end arc_bmux;3.3.2乐曲自动演奏notetabs模块程序：library ieee;use ieee.std_logic_1164.all;entity notetabs isport( CLK:in std_logic; toneindex2:out std_logic_vector(3 downto 0);end notetabs;architecture one of notetabs issignal counter:integer range 0 to 138;begincnt8:process(clk)beginif counter=138 thencounter=0;elsif clkevent and clk=1thencountertoneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2toneindex2null;end case;end process;end one;3.3.3按键tone模块程序：library ieee;use ieee.std_logic_1164.all;entity tone isport(key:in std_logic_vector(6 downto 0);toneindex1:out std_logic_vector(3 downto 0);end;architecture one of tone isbeginsearch:process(key)begin case key iswhen0000001=toneindex1toneindex1toneindex1toneindex1toneindex1toneindex1toneindex1toneindex1 Tone=11111111111 ; CODE=0000; HIGH Tone=01100000101 ; CODE=0001; HIGH Tone=01110010000 ; CODE=0010; HIGH Tone=10000001100 ; CODE=0011; HIGH tone=10001011100 ; code=0100; high Tone=10010101101 ; CODE=0101; HIGH Tone=10100001010 ; CODE=0110; HIGH Tone=10101011100 ; CODE=0111; HIGH Tone=10110000010 ; CODE=0001; HIGH Tone=10111001000 ; CODE=0010; HIGH Tone=11000000110 ; CODE=0011; HIGH Tone=11001010110 ; CODE=0101; HIGH Tone=11010000100 ; CODE=0110; HIGH Tone=11011000000 ; CODE=0001; HIGH NULL; END CASE; END PROCESS;END;3.3.5Speakera模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Speakera IS PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC;BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN PreCLK 11 THEN PreCLK = 1; Count4 := 0000; ELSIF clkEVENT AND clk = 1 THEN Count4 := Count4 + 1; END IF; END PROCESS; GenSpkS : PROCESS(PreCLK, Tone)- 11位可预置计数器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0);BEGIN IF PreCLKEVENT AND PreCLK = 1 THEN IF Count11 = 16#7FF# THEN Count11 := Tone ; FullSpkS = 1; ELSE Count11 := Count11 + 1; FullSpkS = 0; END IF; END IF; END PROCESS; DelaySpkS : PROCESS(FullSpkS)-将输出再2分频，展宽脉冲，使扬声器有足够功率发音 VARIABLE Count2 : STD_LOGIC;BEGIN IF FullSpkSEVENT AND FullSpkS = 1 THEN Count2 := NOT Count2; IF Count2 = 1 THEN SpkS = 1; ELSE SpkS = 0; END IF; END IF; END PROCESS;END;3.3.6 顶层设计顶层top模块程序library ieee;use ieee.std_logic_1164.all;entity top isport(clk12mhz:in std_logic;clk8hz:in std_logic;key:in std_logic_vector(6 downto 0);cs:in std_logic;code1:out std_logic_vector(3 downto 0);high1:out std_logic;spkout:out std_logic);end;architecture one of top iscomponent toneport(key:in std_logic_vector(6 downto 0);toneindex1:out std_logic_vector(3 downto 0);end component;component notetabsPORT ( clk : IN STD_LOGIC; ToneIndex2 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );END component;component bmuxport(index1:in std_logic_vector(3 downto 0);index2:in std_logic_vector(3 downto 0);cs :in std_logic;toneindex:out std_logic_vector(3 downto 0);end component;component tonetabaPORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; HIGH : OUT STD_LOGIC; Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) );END component;component speakeraPORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC );END component;signal toneindex1:std_logic_vector(3 downto 0);signal toneindex2:std_logic_vector(3 downto 0);signal toneindex:std_logic_vector(3 downto 0);signal tone1:std_logic_vector(10 downto 0);beginu1:tone port map(key,toneindex1);u2:notetabs port map(clk8hz,toneindex2);u3:bmux port map(toneindex1,toneindex2,cs,toneindex);u4:tonetaba port map(toneindex,code1,high1,tone1);u5:speakera port map(clk12mhz,tone1,spkout);end;4、编译、仿真、下载验证1、编译过程1）建立顶层设计文件夹MYEDADZQ在硬盘适当位置建立MYEDADZQ文件夹中。注意：该文件夹的路径中不能包含汉字。路径中的所有目录和子目录的名称都必须符合VHDL的语法规则。2）子模块文件的设计打开QuartusII，新建五个.VHD文件，输入所有的子模块源程序后保存在MYEDADZQ文件夹下，并进行查错操作。3）顶层模块文件设计打开QuartusII，新建一个TOP.VHD