电工技术第8章.ppt

第8章组合逻辑电路,8.1组合逻辑电路的分析和设计8.2常用组合集成逻辑电路8.3组合逻辑电路中的竞争与冒险现象,8.1组合逻辑电路的分析和设计,8.1.1组合逻辑电路的分析组合逻辑电路的分析，是要根据给定的组合逻辑电路进行逻辑分析以确定功能。例如，己知一个组合逻辑电路的逻辑图，想知道它实现什么样的逻辑功能，这就是组合逻辑电路分析的任务。完成这个任务的关键是写出输出对输入的逻辑表达式(一般转换成较简单的与或表达式)和列出真值表。1.分析的步骤己知逻辑电路写出逻辑表达式。逻辑表达式一般从输入到输出逐级写出。对表达式进行化简，得出最简式。最简式列出真值表。最简式或真值表，确定电路的逻辑功能。,下一页,返回,8.1组合逻辑电路的分析和设计,2.分析举例例8.1试分析图8-1所示的逻辑功能。解(1)写出逻辑表达式：(2)化简：最后真值表，如表8-1所示。,上一页,下一页,返回,8.1组合逻辑电路的分析和设计,8.1.2组合逻辑电路的设计组合逻辑电路的设计，就是根据给定的实际问题，求出能实现这一逻辑要求的最简(或最合理)逻辑电路。1.设计的一般步骤分析设计要求，找出变量及函数并进行逻辑赋值。列出真值表。由真值表求出逻辑函数表达式。化简逻辑函数。根据最简(或最合理)表达式，画出相应的逻辑图。,上一页,下一页,返回,8.1组合逻辑电路的分析和设计,2.设计举例例8.3在举重比赛中，有一名主裁判和两名副裁判。当两名以上裁判(必须包括卞裁判在内)认为运动员上举杠铃合格，按动按钮，裁决合格信号灯才亮。试用与非门设计该电路。解设主裁判为变量A，副裁判分别为B和C；按下按钮为1，不按为0。表示成功与否的灯为Y，合格为1，否则为0。根据逻辑要求列出真值表。,上一页,下一页,返回,8.1组合逻辑电路的分析和设计,由真值表写出表达式：化简：画出逻辑电路图如图8-4所示。,上一页,返回,8.2常用组合集成逻辑电路,8.2.1加法器运算的基本法则是：逢二进一。最低位是两个低位的数相加，只求本位的和，不需要考虑更低位送来的进位数，这种加法称为半加。其余各位都是二个数相加，即加数、被加数和低位向本位送来的进位数，这种加法称为全加。任何位相加的结果都产生两个输出，一个是本位输出，另一个是向高位的进位。加法器电路是根据上述基本规则而设计的。加法器分为半加器和全加器。,下一页,返回,8.2常用组合集成逻辑电路,1.半加器在一进制加法运算中，要实现最低位数的加法，必须有两个输入端(加数和被加数)，两个输出端(本位和数及向高位的进位数)，这种加法逻辑电路称为半加器，如图8-5所示。设A为被加数，B为加数，S为本位和，C为向高位的进位数。根据半加规则可列出半加器的真值表如表8-3所示。由此可写出它的输出逻辑函数式为,上一页,下一页,返回,8.2常用组合集成逻辑电路,2.全加器加过程是被加数、加数及低位向本位来的进位数二者相加，所以全加器电路有二个输入端(被加数、加数及低位的进位数)、两个输出端(和数及向高位的进位数)。设An为被加数，Bn为加数，Cn-1为低位向本位的进位数，Sn为本位的全加和，嗽为本位向高位的进位数。根据全加规则，可列出全加器的真值表如表8-4所示。由真值表可分别写出输出端Sn和Cn的逻辑表达式，并化简得,上一页,下一页,返回,8.2常用组合集成逻辑电路,式中是半加器的半加和。由逻辑式可以画出逻辑图。全加器可用两个半加器和一个或门组成，如图8-6(a)所示。,上一页,下一页,返回,8.2常用组合集成逻辑电路,8.2.2编码器在数字电路系统中，有时需要把某种控制信息的含义用一个规定的二进制数来表示。二进制数只有0和1两个数码，把若十个0和1按一定规律编排起来表示某种信息含义的一串符号称为代码。将具有特定意义的信息编成相应的一进制代码的过程，称为编码。实现编码功能的电路，称为编码器。其输入为被编信号，输出为一进制代码。编码器是一个多输入、多输出的组合逻辑电路，其每一个输入端线代表一种信息(如数、字符等)，而全部输出线表示与该信息相对应的二进制代码。按照输出代码种类的不同，编码器可分为二进制编码器和二-十进制编码器。,上一页,下一页,返回,8.2常用组合集成逻辑电路,1.二进制编码器将若十个特定含义的输入信号编为二进制代码的电路，称为二进制编码器。一般而言N个不同的信号，至少需要n位二进制数编码。N和h之间满足下列关系：图8-7所示的是三位二进制编码器。常用的有8线-3线优先编码器，该编码器有8个信号输入端和3个输出端，任意一个输入端输入信号后，3个输出端以三位二进制数码与之对应。实际的8线-3线优先编码器CT74LS148的引脚排列如图8-8所示。优先编码CT74LS148的真值表如表8-5所示。,上一页,下一页,返回,8.2常用组合集成逻辑电路,2.二-十进制编码器将十进制数的十个数字09编成一进制代码的电路，叫做二-十进制编码器。8421BCD码编码器的编码表如表8-6所示。由编码表可写出输出端Y3、Y2、Y1、Y0的表达式为,上一页,下一页,返回,8.2常用组合集成逻辑电路,根据以上逻辑表达式，可画出由与非门组成的8421BCD码编码器的逻辑图，如图8-9所示。8.2.3译码器译码是编码的逆过程，它能将输入的_进制代码的含义“翻译”成对应的输出信号，用来驱动显示电路或控制其他部件工作，实现代码所规定的操作。能实现译码功能的数字电路称为译码器。常用的译码器有一进制译码器、二-十进制译码器和显示译码器等。1.二进制译码器将一进制代码“翻译”成对应的输出信号的电路称为一进制译码器，其示意图如图8-10所示。,上一页,下一页,返回,8.2常用组合集成逻辑电路,2-4线译码器CT74LS139的真值表如表8-7所示。2.二-十进制译码器将一进制代码译成09十个十进制数信号的电路，叫做二-十进制译码器。二-十进制译码器中有四位一进制代码，所以这种译码器有4个输入端、10个输出端，所以又叫做4-10线译码器。8421BCD码是最常用的二-十进制码，图8-11(a)所示为4-10线CT74LS42的逻辑图，输出低电平有效。图8-11(b)是CT74LS42的引脚排列。,上一页,下一页,返回,8.2常用组合集成逻辑电路,根据逻辑图可得其真值表如表8-8所示。,上一页,下一页,返回,8.2常用组合集成逻辑电路,3.显示译码器在数字计算系统及数字式测量仪表中，常需要将一进制代码译成十进制数字、文字或符号，并显示出来，能完成这种逻辑功能的电路称为显示译码器。显示数字、文字或符号的显示器一般应与计数器、译码器、驱动器等配合使用，其框图如图8-12所示。目前广泛应用于袖珍电子计算器、电子钟表及数字万用表等仪器设备上的显示器常采用分段式数码显示器，它是由多条发光的线段按一定的方式组合构成的。图8-13所示的七段数码显示字形管中。,上一页,下一页,返回,8.2常用组合集成逻辑电路,下面以译码器驱动共阴极数码竹为例来说明译码一显示电路。如图8-15所示，在译码器的4个输入端DCBA输入8421BCD码，译码器的7个输出端分别接到7个发光一极竹的阳极，译码器的某一输出端为高电平时，与之相连的发光一极竹导通、发光，显示出与8421BCD码对应的09某个数字。表8-9是共阴极七段显示译码电路的真值表，根据这个真值表可设计出译码电路的逻辑图。这个逻辑图是比较复杂的，欲了解译码电路的逻辑图，可根据使用的TTL或CMOS集成电路的型号查阅有关手册。,上一页,下一页,返回,8.2常用组合集成逻辑电路,数字显示译码器CT74LS48是一种与共阴极字符显示器配合使用的集成译码器，连接方法如图8-16所示。它的功能是将输入的4位二进制代码转换成显示器所需要的七段驱动信号，以便显示器显示十进制形式的数字。图8-17(a)所示为CT74LS48芯片的符号，图8-17(b)所示为其引脚排列。,上一页,返回,8.3组合逻辑电路中的竞争与冒险现象,8.3.1竞争与冒险前面在讨论组合逻辑电路的分析与设计时，都是在输入与输出为稳定状态的情况下讨论的，没有考虑信号通过导线和逻辑门的传输延迟时间。但是在实际中，信号通过导线和门电路时，都存在一定的延时，信号发生变化也有一定的上升时间或下降时间。因此，同一门的一组输入信号，由于它们在此前通过不同数日的门，经过不同长度导线的传输，到达门输入端的时间会有先有后，这种现象称为竞争。逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲(又称过渡干扰脉冲)的现象，称为冒险。如图8-18所示，是一种典型的脉冲冒险。,下一页,返回,8.3组合逻辑电路中的竞争与冒险现象,8.3.2消除竞争与冒险的方法(1)加封锁脉冲。在输入信号产生竞争的时间内，引入一个脉冲将可能产生尖峰干扰脉冲的门封锁住。封锁脉冲应在输入信号转换前到来，转换结束后消失。(2)加选通脉冲。对输出可能产生尖峰干扰脉冲的门电路增加一个接选通信号的输入端，只有在输入信号转换完成并稳定后，才引入选通脉冲将它打开，此时才允许有输出。在转换过程中，由于没有加选通脉冲，因此，输出不会出现尖峰干扰脉冲。(3)接入滤波电容。由于尖峰干扰脉冲的宽度一般都很窄，在可能产生尖峰干扰脉冲的门电路输出端与地之间接入一个容量为几十皮法的电容就可以吸收掉尖峰干扰脉冲。(4)修改逻辑设计。,上一页,返回,图8-18.1的逻辑电路,返回,表8-1例8.1的真值表,返回,图8-4例8.3图,返回,图8-5半加器,返回,表8-3半加器的真值表,返回,表8-4全加器的真值表,返回,图8-6全加器,返回,图8-7三位二进制编码器示意图,返回,图8-8CT74LS148引脚排列,返回,表8-58线-3线优先编码器CT74LS148真值表,返回,表8-68421BCD码编码器编码表,下一页,返回,表8-68421BCD码编码器编码表（续）,上一页,返回,图8-98421BCD码编码器逻辑图,返回,图8-10CT74LS139译码器,返回,表8-72线-4线译码器CT74LS