计算机原理与汇编存储系统

第八章存储系统,第八章存储系统,第一节半导体存储器芯片,一、静态RAM芯片(SRAM)1、静态MOS存储单元电路举例,定义：T1导通、T2截止，存“0”T2导通、T1截止，存“1”,保持状态：字线Z低,T5、T6管截止,工作状态：写“1”操作：字线Z加高电平，位线W加高电平，使T1截止、T2导通（“1”状态）写“0”操作：字线Z加高电平，位线W加低电平，使T2截止、T1导通（“0”状态）,读操作：字线Z加高电平,若原存“1”:T2导通,电流从W线T6T2读“1”线有电流若原存“0”:T1导通,电流从W线T5T1读“0”线有电流读结束:字线Z:低电平,2、SRAM存储芯片举例（Intel2114）,（1）内部结构(1K*4位),每个位平面1024单元（64行*16列）,2、SRAM存储芯片举例（Intel2114）,（1）内部结构,（2）引脚,2、SRAM存储芯片举例（Intel2114）,2、SRAM存储芯片举例（Intel2114）,（3）读/写时序,读周期：送地址发片选CS经tC0（片选到数据输出延迟）则数据输出。,2、SRAM存储芯片举例（Intel2114）,（3）读/写时序,写周期：送地址发CS、WE送数据。,1.单管MOS动态存储单元电路,定义：C有电荷，存“1”C无电荷，存“0”保持状态：字线及位线均为低电平。,二、动态RAM芯片（DRAM）,工作状态：写操作：字线加入高电平写“1”：位线加高电平，经T对C充电（V1）写“0”：位线加低电平，电容C经T放电（V0）写结束：字线、位线加低电平。,读操作：先对位线W预充电，使其分布电容C充电至Vm=（V1+V0）/2。字线加高电平。若原存“1”：C经T向位线W放电，使W电平上升若原存“0”：则W经T向C充电，使W电平下降。为破坏性读出，需立即重写。,二、动态RAM芯片（DRAM）,(1)内部结构,128个读出放大器128个读出放大器,128个读出放大器128个读出放大器,128128存储器阵列,128128存储器阵列,128128存储器阵列,128128存储器阵列,12列译码器（0127）,12列译码器（0127）,12行译码器（0127）,12列译码器（0127）,12行译码器（0127）,地址锁存器,A7,A6,A5,A4,A3,A2,A1,A0,14I/O控制,数据输出缓冲器,数据输出缓冲器,行时钟缓冲器,列时钟缓冲器,写许时钟缓冲器,RAS,CAS,WE,DOUT,DIN,2.DRAM芯片举例Intel2164(64k*1位),地址8位：A7A0（行列地址，分时复用）RAS行选，CAS列选（低电平将A7A0作为行或列地址锁存）Din数据输入，Dout数据输出，WE写使能引脚1（NC）：自动刷新端,(2)引脚及功能16脚封装,161514131211109,12345678,2164（64K1）,NCDINWERASA0A2A1VCC,地CASDOUTA6A3A4A5A7,2.DRAM芯片举例Intel2164(64k*1位),（3）读/写时序,2.DRAM芯片举例Intel2164(64k*1位),地址,RAS,CAS,DOUT,WE,tRO,tRAC,tCAC,tRP,tRC,行地址,列地址,（3）读/写时序,2.DRAM芯片举例Intel2164(64k*1位),三、半导体只读存储器,第二节主存储器组织,一、主存储器逻辑设计1、位扩展用1M*1位的存储芯片，组成1M*8位（1MB）的主存采用数据线相拼接，共用一个片选信号2、字数（编址空间）扩展高位地址译码产生若干不同片选信号，按各芯片在存储空间分配中所占的编址范围，分送给芯片。低位地址线直接送往各芯片,选片内某单元。,第二节主存储器组织,用2K*1位的存储芯片，组成2k*8位的主存,第二节主存储器组织,用2K*4位的存储芯片，组成2k*8位的主存,第二节主存储器组织,用16K*8位的存储芯片，组成64k*8位的主存,例:半导体存储器总容量4k*8位,其中固化区2KB,选用EPROM芯片2716(2K*8/片),工作区2KB,选用SRAM芯片2114(1K*4/片),地址总线A15A0，双向数据总线D7D0,(1)芯片选取与存储空间分配共需:2716:1片,2114:4片存储空间分配:,(2).地址分配与片选逻辑,(3).逻辑图：p376，图9-12,例子:某8位机器采用总线结构，地址总线为A15-A0，数据总线为D7-D0，控制总线只有R/W。主存分配为：前8KB为系统程序ROM区，地址为08K-1；中间有用户程序RAM区，地址为8K32K-1；最后2K为系统程序RAM区，地址为62K64K-1。现可选的存储器芯片有：8K*8的ROM片、8K*1的RAM片、2K*4的RAM片、8K*4的RAM片。片选信号CS低电平有效。回答下列问题：这个机器最多能配备多大容量的内存？实际配备多大容量的内存？从最经济的观点为用户选片（事实上，位容量越大的芯片对应的位代价越低）写出各片的片选信号CS的逻辑式和总线的逻辑连接图,答案：（1）64K，34K（2）8K*8的ROM片1片8K*4的RAM片6片2K*4的RAM片2片,3）写出各片的片选信号CS的逻辑式芯片容量芯片地址片选信号片选逻辑8KROMA12A0CS0A15A14A138KRAMA12A0CS1A15A14A138KRAMA12A0CS2A15A14A138KRAMA12A0CS3A15A14A132KRAM（最后）A10A0CS4A15A14A13A12A11,8KROM地址：0000,0000,0000,00000001,1111,1111,11118KRAM地址:0010,0000,0000,00000011,1111,1111,11118KRAM地址:0100,0000,0000,00000101,1111,1111,11118KRAM地址:0110,0000,0000,00000111,1111,1111,1111最后2KRAM地址:1111,1000,0000,00001111,1111,1111,1111,D7-4,D3-0,R/,W,CS0,A15,A14,A13,A12-0,A,ROM,A15,A14,A13,A12,A11,A14,A14,A14,二.动态存储器的刷新,每隔2ms周期对存储体中全部的存储电容充电,以补充所消失的电荷,维持原存信息不变,这个过程被称为“刷新”(按行刷新)。最大刷新周期:全部刷新一遍所允许的最大时间间隔。,优点：读写操作不受刷新工作影响，系统存取速度比较快。缺点：集中刷新期间必须停止读写，形成一段死区。,1.集中刷新方式在2ms最大刷新周期内,集中对每一行进行刷新。,二.动态存储器的刷新,2.分布刷新方式将存储周期分为两段,前段读/写/保持,后段刷新。,优点：没有长的死区缺点：存取速度降低，降低整机的速度。刷新过于频繁,二.动态存储器的刷新,优点：兼有前面两种的优点,对主存利用率和工作速度影响小。控制上稍复杂。,3.异步刷新方式按芯片行数决定所需的刷新周期数,并分散安排在最大刷新周期2ms中。,二.动态存储器的刷新,三、主存储器与CPU的连接,CPU与主存间的信息交换方式：CPU通过MAR、MDR与主存交换信息。,较大系统模式:CPU芯片的引脚通过数据收发缓冲器、地址锁存器、总线控制器与系统总线相连,再与存储器相连。,专用存储总线模式：CPU与主存之间通过一组专用高速存储总线相连。,2.速度匹配与时序控制按CPU内部操作划分时钟周期,每个时钟周期完成一个CPU内部操作。,同步控制方式:主存的一个存取周期包含若干个时钟周期。扩展的同步控制方式:允许延长总线周期(增加时钟周期数)异步控制方式:由异步应答信号确定。,三、主存储器与CPU的连接,3.数据通路匹配总线的数据通路宽度:数据总线一次能并行传送的位数,Intel8088:主存按字节编址,数据总线8位。总线周期占用4个CPU时钟周期,读/写8位,Intel8086:一个总线周期存/取两个字节。送偶单元地址。数据总线低8位,传送偶单元数据。数据总线高8位,传送奇单元数据。,三、主存储器与CPU的连接,D7D0奇（高字节）地址存储体512K8SELA18A0,D7D0偶（低字节）地址存储体512K8SELA18A0,BHEA0A19A1,4.有关主存的控制信号,三、主存储器与CPU的连接,第三节存储系统组织,一、三级存储体系及其存取方式1.主存(内存):可以采用SRAM、DRAM采取随机存取方式访问任一存储单元的读/写时间相同,与地址无关。速度快:主存与CPU速度差一个数量级(a)CPU与主存间设置Cache(b)采用多存储体交叉访问方式容量大:32位地址,直接寻址空间:4G,2、外存(后援存储器、辅存),.信息组织采取文件,数据块结构。按存取方式分为:顺序存取存储器(SAM),直接存取存储器(DAM)。.断电后能长期保存信息。,3、高速缓存(Cache）：利用程序的局部性原理处于CPU与主存之间,存放当前最频繁使用的程序块和数据。,第三节存储系统组织,二、高速缓存(Cache),1.地址映像.确定主存的一页应放在缓存的位置。例:主存容量1MB,划分为2048页,每页512B;Cache容量8KB,划分为16页,每页512B.,(1).直接映像:主存的页以Cache页数为模,映像到高速缓存的固定位置。(2).全相联映像:主存的一页能进驻高速缓存中的任何一个页位置。(3).组相联映像:把缓存的页分成组,允许将主存的页映像到缓存固定组内的任意页。,2.替换算法,.决定缓存中应淘汰的页面.FIFO(先进先出算法),LRU(近期最少使用算法),二、高速缓存(Cache),3.Cache的读/写过程,(1).读:将主存地址送往主存,启动主存读。同时,主存地址也送往Cache,并将读出的Cache标记与主存页标记进行比较:相同:访问Cache命中不相同:访问Cache失败,从主存中读出,Cache页面更新。,二、高速缓存(Cache),(2).写:(a)标志交换方式(写回法):仅更新缓存单元,利用标志位标记,当替换该页面时,再一次性写入主存(b)写直达法(通过式写入):将高速缓存和主存单元同时更新。,三.虚拟存储器(VM),1.页式虚拟存储器.在主存中建立页表,提供虚实地址变换及页面的控制信息,.多道程序工作方式:为每个用户作业建立一个页表。页表基址寄存器:存放当前所运行程序的页表的起址。地址转换:主辅存划分成大小相等的页,由页表指出虚地址所在当前主存中的页号,与位移相拼成主存实地址。,2.段式虚拟存储器.段:是按照程序的逻辑结构来划分的。.地址转换:由虚地址的段号找到段表中相应的段始地址,与段内地址相拼成主存实地址。,三.虚拟存储器(VM),3.段页式虚拟存储器,按程序逻辑结构分段,再把每段分成固定大小的页。主存空间划分为若干同样大小的页。,建立段表与页表以页为单位调进/出主存,按段共享与保护程序和数据。多道程序工作方式:虚地址:基号、段号、段内页号、页内地址。,三.虚拟存储器(VM),四.并行主存系统,1.单体多字并行主存系统.多个并行工作的存储器共用一套地址寄存器,按同一地址码并行访问各体的相应单元.适用于单字并行存取方式,2.多体交叉存取的并行主存系统.N个存储体具有自己的地址寄存器、数据线、读写时序,.各体采用交叉编址方式(以体数n为模编址),例:4体:M0:0,4,8,M1:1,5,9,M2:2,6,10,M3:3,7,11,.对各体采用分时访问时序,各体分时启动读/写(时间间隔为模n分之一存取周期),四.并行主存系统,第四节常用的代码校验方法,校验码：在基本的有效信息代码外，再增加若干位代码，称为校验位。将有效信息位与校验位一起按某种规律编码。常用的概念：码字(CodeWord)：由若干位代码组成满足某种编码规律的一个代码字。,例如，8位代码，编码规律是“代码中1的个数为偶数”，则：,01001011是码字11100011是非码字码距(CodeDistance)：编码的任意两个码字之间，对应位置代码变化的最小个数。例如，8421码中，由0111变为1000出现了四位代码的变化，0100变为0101仅有一位代码发生变化，则8421码的码距为1。码距-1=检错代码位数+纠错代码位数，且：检错位数纠错位数,一、奇偶校验,奇偶校验码：将一位二进制代码配置到被传送的每一组有效信息代码中，并使配置后的代码中1的个数为奇数（奇校验码）或偶数（偶校验码）。例如：有效信息为1011001偶校验码为10110010奇校验码为10110011,编码与校验过程:当某一数据写入主存时，根据有效信息中1的个数形成校验位，并将校验码写入主存。当从主存读出一个数据时，检验校验码中1的个数，判断数据是否正确。奇偶校验只能发现一位错（L=2）。,一、奇偶校验,（一）需要设置多少校验位假设：有效信息为k位，校验位为r位，则校验码的长度为k+r位。r位校验位可以形成2r个不同的状态组合，于是，校验位数r应满足：,二、海明校验,2rk+r+1,（二）编码规律若海明码的最高位号为m，最低位号为1,即H1H2Hm-1Hm，则此海明码的编码规律通常是：校验位与有效信息位之和为m，每个校验位Pi在海明码中被分配在位号1、2、4、.2i-1的位置，其余各位为有效信息位Ai，并按从低向高逐位依次排列的关系分配各有效信息，即P1P2A1P3A2A3A4P4A5。,二、海明校验,若有r位校验位，则把有效信息分成r组进行奇偶校验。,校验位Pi只担任第i组奇偶校验。(只参加一组奇偶校验)从校验位应校验的有效信息位看编码规律：(海明码的分组法)Pi校验组包含海明码的位号(二进制表示)中第i位为1的所有位。即：,P1组：H1H3H5H7（第1位为1的海明码）13570001001101010111,从有效信息位应参与的校验组看编码规律：每位有效信息参与多组校验，参加组号按各位所在位号的二进制编码决定。即：A1排在3(0011)号位，则参加第1、2组校验，A2排在5(0101)号位，则参加第1、3组校验。,P2组：H2H3H6H7(第2位为1的海明码)23670010001101100111,例:海明码分组（P393表9-4）,海明编码:设待编信息:A1A2A3A4=1010,则各位校验位的校验值的生成:P1=A1A2A4=100=1P2=A1A3A4=110=0P3=A2A3A4=010=1所以海明码为:H1-H7=1011010,二、海明校验,这种海明码的码距L=3，应能检验两位错误，或者检验并纠正一位错误。,若按如下关系对海明码进行偶校验G1=P1A1A2A4G2=P2A1A3A4G3=P3A2A3A4则检验到的结果值G3，G2，G1能反映海明码的出错情况。,（三）检错与纠错能力讨论,例（1）如果欲传送的海明码为1011010，收到的海明码也为1011010。则,G1=P1A1A2A4=1100=0G2=P2A1A3A4=0110=0G3=P3A2A3A4=1010=0故G3G2G1=000表明无错,G1=P1A1A2A4=1110=1G2=P2A1A3A4=0110=0G3=P3A2A3A4=1110=1,G3G2G1=101，表明第5位（A2）出错。根据G3G2G1的指示，机器能自动将第5位进行纠正（反相）以得到正确的海明码。如果G3G2G1的值指出校验位出错时，可以不予纠正。,例（2）如果欲传送的海明码为1011010，收到的海明码却为1011110，则,例（3）如果欲传送海明码1011010，收到的却为1010110，则,G1=P1A1A2A4=1110=1G2=P2A1A3A4=0110=0G3=P3A2A3A4=0110=0G3G2G1=001，它表明有错，但无法判别是第1位出错还是第4、5位同时出错。海明码，能纠正一位错或发现两位错，但它不能把两位错和一位错区别开来。,扩展海明码：增加一个总