verilog实验报告0

西安邮电學院基于VERILOG的数字电路模拟实验系部名称通信与信息工程学院学生姓名张宏扬专业名称通信工程班级通工0809学号03081469（01）时间2010年12月20号实验题目门级建模仿真实验一、实验内容设计的一个带有清零的顺序输出结果的计数器，Q从0计数到15二、技术规范1、输入引脚RESET,CLK；输出引脚Q。2、功能这时也个具有清零的计数器，从0到15输出的。在其中用到了T触发器和D触发器来实现它的功能。三、实验步骤1、在MODULESIM软件中对设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真。四、源代码/脉动进位计数器顶层模块MODULERIPPLE_CARRY_COUNTERQ,CLK,RESETOUTPUT30QINPUTCLK,RESET/生成了4个T触发器（T_FF）的实例，每个都有自己的名字T_FFTFF0Q0,CLK,RESETT_FFTFF1Q1,Q0,RESETT_FFTFF2Q2,Q1,RESETT_FFTFF3Q3,Q2,RESETENDMODULE/触发器T_FFMODULET_FFQ,CLK,RESETOUTPUTQINPUTCLK,RESETWIREDD_FFDFF0Q,D,CLK,RESETNOTN1D,Q/非门NOT是VERILOG语言的内置原语部件PRIMITIVEENDMODULE/D触发器D_FF/带异步复位的D触发器D_FFMODULED_FFQ,D,CLK,RESETOUTPUTQINPUTD,CLK,RESETREGQ/可以有许多种新结构，不考虑这些结构的功能，只需要注意设计块是如何以自顶向下的方式编写的ALWAYSPOSEDGERESETORNEGEDGECLKIFRESETQ1B0ELSEQDENDMODULEMODULESTIMULUSREGCLKREGRESETWIRE30Q/引用已经设计好的模块实例RIPPLE_CARRY_COUNTERR1Q,CLK,RESET/控制驱动设计块的时钟信号，时钟周期为10个时间单位INITIALCLK1B0/把CLK设置为0ALWAYS5CLKCLK/每5个时间单位时钟翻转一次/控制驱动设计块的RESET信号INITIALBEGINRESET1B115RESET1B0180RESET1B110RESET1B020FINISH/终止仿真END/监视输出INITIALMONITORTIME,“OUTPUTQD“,QENDMODULE五、仿真结果及分析CLKRESET013241501201Q30仿真输出结果0OUTPUTQ020OUTPUTQ130OUTPUTQ240OUTPUTQ350OUTPUTQ460OUTPUTQ570OUTPUTQ680OUTPUTQ790OUTPUTQ8100OUTPUTQ9110OUTPUTQ10120OUTPUTQ11130OUTPUTQ12140OUTPUTQ13150OUTPUTQ14160OUTPUTQ15170OUTPUTQ0180OUTPUTQ1190OUTPUTQ2195OUTPUTQ0210OUTPUTQ1220OUTPUTQ2实验题目RS锁存器一、实验内容带有延迟的RS锁存器，写出其带有延迟的VERILOG门级描述。编写其激励模块，根据下面的输入输出关系表对其功能进行验证。SETRESETQN100QN01010111在设计完成后，写出激励模块对其进行仿真。二、技术规范1、输入引脚RESET,SET；输出引脚Q,QBAR,OUT。2、功能这是具有延迟的RS锁存器。RESET为置位端，SET为置零端。三、实验步骤1、在MODULESIM软件中对设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真。四、源代码RS锁存器1设计模块MODULESR_LACHQ,QBAR,RESET,SETOUTPUTQ,QBARINPUTRESET,SETNAND1Q,RESET,QBARNAND1QBAR,SET,QENDMODULE2验证模块MODULETOPWIREQ,QBARREGRESET,SETSR_LATCHRESETRESET,QQ,QBARQBAR,SETSETINITIALBEGINMONITORTIME,“SETB,RESETB,QBN“,SET,RESET,QSET0RESET05RESET15RESET05SET15FINISHENDENDMODULE五、仿真结果及分析RS锁存器实验题目两个四位二进制的比较器一、实验内容大小比较器的功能是比较两个数之间的关系大于、小于或等于。一个四位大小比较器的输入是两个四位数A和B。我们可以将它们写成下面的形式，最左边的位为最高有效位AA3A2A1A0BB3B2B1B0两个数的比较可以从最高有效位开始，逐位进行。如果两个位不相等，则该位值为0的数为较小的数。为了用逻辑等式实现这个功能，我们需要定义一个中间变量X。注意下面实现的是同或（XNOR）的功能。XIAIBIAIBI大小比较器的三个输出为A_GT_B，A_LT_B和A_EQ_B。其计算公式为A_GT_BA3B3X3A2B2X3X2A1B1X3X2X1A0B0A_LT_BA3B3X3A2B2X3X2A1B1X3X2X1A0B0A_EQ_BX3X2X1X0写出模块MAGNITUDE_COMPARATOR的VERILOG描述。写出激励模块并在模块中实例引用MAGNITUDE_COMPARATOR模块。选择A和B的几种组合，对模块的功能进行测试。二、实验步骤1、在MODULESIM软件中对设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真。三、源代码MODULESTIMULUSREG30A_OUT,B_OUTWIREF1,F2,F3MAGNITUDE_COMPARATORSTIA_OUT,B_OUT,F1,F2,F3INITIALBEGIN0A_OUT4D0B_OUT4D110A_OUT4D2B_OUT4D210A_OUT4D5B_OUT4D110A_OUT4D15B_OUT4D1010A_OUT4D10B_OUT4D310A_OUT4D6B_OUT4D610A_OUT4D8B_OUT4D1410A_OUT4D12B_OUT4D1220FINISHENDINITIALBEGINMONITORTIME,“AB,BB,A_GT_BD,A_IT_BD,A_EQ_BD“,A_OUT,B_OUT,F1,F2,F3ENDENDMODULE激励块MODULEMAGNITUDE_COMPARATORA,B,A_GT_B,A_IT_B,A_EQ_BINPUT30A,BOUTPUTA_GT_B,A_IT_B,A_EQ_BWIRE30XASSIGNX0A0ASSIGNA_GT_BA3ENDMODULE四、仿真结果及分析实验题目使用JK触发器设计一个计数器一、实验内容一个同步计数器可以使用主从JK触发器来设计。设计一个同步计数器，其逻辑图和JK触发器的逻辑图如书中图所示。清零信号CLEAR低电平有效，输入数据在时钟信号CLOCK的上升沿被锁存，触发器在CLOCK的下降沿输出；当COUNT_ENABLE信号为低电平时停止计数。写出同步计数器的VERILOG描述和激励模块，在激励模块中使用CLEAR和COUNT_ENABLE对计数器进行测试，并显示输出计数Q30。二、技术规范本次试验中共有三个模块，分别是JK主从触发器设计模块，计数器设计模块及激励模块。对于JK触发器，共有四个输入端（J,K,CLEAR,CLOCK），两个输出端（Q,QBAR）,根据其实际电路结构做出相应的设计；对于计数器模块，有三个输入端（CLEAR,CLOCK,COUNTER_CLOCK）,四个输出（Q30）,使用的是四个JK触发器和门电路组合，采用同步清零和同步脉冲构成四位同步计数器；激励模块中根据技术模块输入端口进行相关赋值以便进行仿真观察；三、实验步骤1在MODULESIM软件中使用数据流建模进行四位计数器设计及输入；2进行编译及仿真。四、源代码JK触发器模块MODULEM_C_JKFFQ,QBAR,J,K,CLEAR,CLOCKOUTPUTQ,QBARINPUTJ,K,CLEAR,CLOCKWIREA,B,C,D,Y,YBAR,CBARASSIGNCBARCLOCKASSIGN1AJASSIGN1QCASSIGN1QBARDENDMODULE计数器模块MODULEFOUR_COUNT_FFQ,CLEAR,CLOCK,COUNT_ENABLEOUTPUT30QINPUTCLEAR,CLOCK,COUNT_ENABLEWIREA1,A2,A3ASSIGNA1COUNT_ENABLEM_C_JKFFM1Q0,COUNT_ENABLE,COUNT_ENABLE,CLEAR,CLOCKM_C_JKFFM2Q1,A1,A1,CLEAR,CLOCKM_C_JKFFM3Q2,A2,A2,CLEAR,CLOCKM_C_JKFFM4Q3,A3,A3,CLEAR,CLOCKENDMODULE激励模块MODULESTIMULUSREGCLOCK,CLEAR,COUNT_ENABLEWIRE30QINITIALMONITORTIME,“COUNTQBCLEARB“,Q30,CLEARFOUR_COUNT_FFF1Q,CLEAR,CLOCK,COUNT_ENABL