专用集成电路复习

专用集成电路复习 2010-07-21 16:01发表 系统分类：模拟技术 自定义分类：默认 标签：反相器 电源电压 乘法器 静态功耗 扇出 专用集成电路复习CH1 引论1 数字电路的性能评价： 成本、功能、稳定性、性能和能耗。2 集成电路的成本：固定成本：研发、生产、市场、基础建设可变成本：芯片成本、芯片测试成本、封装成本3 成本与芯片面积之间的关系：芯片成本与面积的四次方成正比4 反相器的再生性：再生性保证一个受干扰的型号在通过若干个逻辑级后逐渐收敛回到额定电平中的一个。再生性条件为：一个门的VTC应当具有一个增益绝对值大于1的过渡区，该过渡区以两个合法的区域为界，合法区域的增益应当小于1。这样的一个门具有两个稳定的工作点。这就清楚地定义了构成合法区域和过渡区边界的Vih和Vil电平。5 传播延时tp=（tpLH+tpHL）/2振荡周期 T=2*tp*N6 深亚微米数字IC设计面临的挑战微观：超高速电路设计、内部互联、噪声串扰、可靠性和可制造性、功耗、时钟分布宏观：面市时间、百万门电路设计、高层抽象、IP复用、可预测性CH3 器件1 扩散与漂移扩散：载流子从浓度高的区域向浓度低的区域移动，电子（n-p）空穴（p-n）漂移：电荷在耗尽区边界形成方向n-p的电场，使电子从p-n移动，空穴（n-p）2 结电容与偏压的定性关系：1）高度非线性关系；2）电容随反向偏置的增加而减小，5V偏压使电容降低2倍以上。3）Cj = Cj0 / (1 Vd / $0)m，m为梯度系数，对于突变结是1/2，对于线性或梯度结是1 / 3。3 MOS的阈值电压：沟道发生强反型时的Vgs值称为阈值电压。Vt = $ms -2$f - Qb/Cox Qss/Cox Qi/CoxVt与几个因素有关：栅和沉底之间的功函数差、氧化层厚度、费米电势、沟道和栅氧层表面被俘获的杂志电荷，以及为调整阈值所注入的离子剂量。4 深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应）亚阈值电流：当电压低于阈值电压时，MOS管已经部分导通，这一现象称之为亚阈值特性。亚阈值电流偏离了假设的MOS开关理想特性，动态电路依靠电荷在电容上的存储，因此它的工作可以因亚阈值漏电而收到严重影响。速度饱和效应：沟道电场到达一临界值时，载流子的速度将由于散射而趋于饱和，使得晶体管电流与控制电压关系不再是平方，变成线性关系。5 长沟道器件与短沟道器件的I/V特性：长沟道：电阻区，晶体管的特性像一个电压控制的电阻；饱和区，像电压控制的电流源。Id与Vgs成平方关系。短沟道：短沟道即使是非常小的Ids，由于速度饱和使得器件达到饱和。高电压时电流驱动能力明显下降。Id与Vgs曲线中，短沟的线性关系十分明显。PMOS的短沟道影响没有NMOS大，因为空穴的迁移率比电子小。6 MOS的等效电阻特性1）电阻反比与器件的宽长比。晶体管的宽度加倍时将使电阻减半。2）当VddVt+Vdsat/2时，电阻实际上将于电源电压无关。当提高电源电压时，由于沟长调制效应使电阻的改善很小。3）一点电源电压接近Vt，电阻会急剧增加。7 MOS动态特性各种情况下的电容本征电容： MOS结构电容： Cgso=Cgdo=CoW 沟道电容： Cgcs Cgcd Cgcb 截止 0 0 Cox*W*Leff 线性 Cox*W*Leff/2 Cox*W*Leff/2 0 饱和 Cox*W*Leff*2/3 0 0 结电容（源漏反偏PN结耗尽区）：Cdiff = Cbottom+Csw额外电容： 互连线及负载CH4 互连1 互连线寄生效应对芯片的影响导线引起电容、电阻和电感等寄生参数效应，影响有：1）增加传播延时，引起性能下降。2）影响能耗和功率分布。3）引起额外的噪声来源，从而影响电路的可靠性。2 减小互连电阻的方法：先进工艺、互连材料、增加互连层。3 互连Elmore延时时间（描述不清，看懂）树形RC链di=（）Ck*Rik无分支的RC链di=（）Ci*（）Rii1）导线的延时是长度的二次函数；2）分布rc线延时是集总RC模型预测延时的一半，集总模型代表了延时计算的保守估计。4 导线电容经验规则：1）rc延迟只在Tprc近似或超过驱动门的Tpgate才考虑；2）rc延时只是在导线输入信号的上升（下降）时间小于导线的上升（下降）时间RC时才予以考虑，即Trise = Tc-q + Tplogic +Tsu对集群其维持时间的要求：Tcdregister + Tcdlogic = Thold3 锁存器Latch vs 寄存器Register锁存器是构成边沿触发寄存器额主要部件，电平敏感。时钟高电平是处于透明模式，低电平时锁存下降沿的信号。寄存器是边沿触发的，只在时钟翻转时才采样输入。主从结构是把一个正锁存器和一个负锁存器串联起来。由交叉耦合的门构成的任何双稳态元件称为触发器。4 主从边沿触发寄存器的建立时间、保持时间和传播延时的估算方法反相器传播延时Tpd-inv传输门传播延时Tpd-tx建立时间Tsu = 3*Tpd-inv + Tpd-tx传播延时Tc-q = Tpd-tx + Tpd-inv维持时间Thold = 0时钟变为高电平后输入上的任何变化都不会影响输出。5 动态CMOS寄存器的优缺点优点：结构简单Tsu = Tpd-txTc-q = Tpd-tx + 2*Tpd-invThold = 0缺点：需要周期刷新，时钟重叠影响1)一个被电容耦合到内部存储节点上的信号会注入相当大的噪声而破坏状态；2）漏电电流引起低活动性器件的功率问题；3）内部动态节点并不跟随电源电压的变化，降低了噪声容限。6 其他结构C2MOS，对时钟偏差不敏感TSPC锁存器解决了时钟覆盖的问题7 流水线：优化时序电路的方法加速数字处理器的数据通路。将组合电路分块，每一部分比原来的总功能具有较小的传播延时，可以有效减少最小允许时钟周期。流水线分为锁存型和寄存型流水线。8 施密特触发器分析1）对于一个变化很慢的输入波形，在输出端有一个快速翻转的相应。2）VTC表明对正向和负向变化的输入型号有不同的开关阈值。滞环电压定义为这二者之差。用途：将一个汗噪声或缓慢变化的型号变化为一个干净的数值输出信号。CMOS反相器的开关阈值由PMOS管和NMOS管的导电因子比决定（kn/kp）决定。增加这一比率可使阈值Vm提高，减少这一比率使Vm降低。设Vin最初为0，两个并联PMOS管作为上拉网络，一个NMOS作为下拉网络，等效晶体管比率为Km1/(Km2+Km4)，提高了开关阈值。CH8 设计方法半定制设计流程1）设计获取2）逻辑综合3）版图前模拟和验证4）版图规划5）布局6）布线7）提取模型参数8）版图后模拟验证9）记带CH9 互联问题1 客服线间电容串扰的方法1）尽量避免浮空节点；2）敏感节点应当很好地与全摆幅信号隔离；3）在满足时序约束的范围内应当尽可能加大上升（下降）时间；4）在敏感的低摆幅布线网络中采用差分信号的传输方法；5）不要使两条信号线之间的电容太大；6）必要时可在两条信号中加一条屏蔽线GND或Vdd7）不同层上信号之间的线电容可以通过增加而外的布线层来进一步减少。2 串扰对传播延时的影响假设摄入的三条平行导线的信号同时翻转，中间导线的翻转与其相邻导线的翻转方向相反，此时，耦合电容的电压摆幅是信号摆幅的两倍，等效电容加倍，传播延时增加。由于耦合电容在深亚微米高密度布线结构的总电容中占很大一部分，这一电容的增加会对传播延时产生主要的影响。CH11 运算电路1 加法器优化性能的方法Tadder = （N-1）*Tcarry + Tsum逐位进位加法器的传播延时与N成线性关系，优化Tcarry比优化Tsum重要。逻辑上的优化是重新安排布尔方程以得到一个速度较快或面积较小的电路。电路层的优化则着眼于改变晶体管的尺寸以及电路的拓扑结构连接来优化速度。电路设计优化：1）静态加法器电路（28管，面积较大，速度较慢）；2）镜像加法器（24管，面积和速度又都相当程度的改善）；3）传输门型加法器（24管，和与进位输出具有近似的延时）；4）曼彻斯特进位加法器链；逻辑设计优化：1）进位旁路加法器（进位信号为全1时，旁路输出，旁路加法器延时增加的斜率比逐级进位加法器平缓）；2）线性进位选择加法器；3）平方根进位选择加法器；4）超前进位加法器。2 乘法器的优化设计乘法器一般结合了三个功能：产生部分积、累加部分积和最终相加。部分积的累加：阵列乘法器；进位保留乘法器（在最坏的情况下关键路径最短并且唯一确定）；数型乘法器（节省了较大乘法器所需要的硬件，也减少了关键路径的传播延时，但是不规则使得版图更加复杂）；高性能乘法器经常采用流水线技术。复习题1 数字设计的质量评价，成本与芯片面积的关系。芯片成本与面积的四次方成正比。数字设计的基本特性有：成本、功能、稳定性、性能和能耗。2 长短沟道器件VTC的差异长沟道：电阻区，晶体管的特性像一个电压控制的电阻；饱和区，像电压控制的电流源。Id与Vgs成平方关系。短沟道：短沟道即使是非常小的Ids，由于速度饱和使得器件达到饱和。高电压时电流驱动能力明显下降。Id与Vgs曲线中，短沟的线性关系十分明显。PMOS的短沟道影响没有NMOS大，因为空穴的迁移率比电子小。3 反相器性能改善的方法 P1471）减小负载电容Cl；2）增加晶体管的宽长比；3）提高Vdd；其他的：4）调整PMOS和NMOS的比值；5）对于级联的反相器要选择合适的扇出数；4 解释Pnorm与Vdd及Tin/Tout的关系5高fan-in采取的措施1）调整晶体管尺寸：加大晶体管尺寸，可以降低串联器件的电阻和减小时间常数，但会产生较大的寄生电容，会增加传播延时，还会对前级产生较大负载。因此只有当负载以扇出为主时放大尺寸才有作用。2）逐级增加晶体管的尺寸：实际版图较难实现。3）重新安排输入，把关键路径上的晶体管靠近门的输出端可以提高速度。4）重组逻辑结构，延时和扇入呈平方关系5）降低电压摆幅6）级联优化6 解释一下时钟交叠的影响1）当时钟变为高电平时，从级应当停止对主级输出的采样并进入维持状态。然后由于CLK和CLK非在一个很短的时间内都为高电平，两个采样传输管都导通，因此在输入D和输出Q之间有直接通路。2）如果在CLK和CLK非之间存在时钟重叠，那么中间节点有可能被前后驱动，造成不确定的状态。7 解释一下施密特触发器的原理1）对于一个变化很慢的输入波形，在输出端有一个快速翻转的相应。2）VTC表明对正向和负向变化的输入型号有不同的开关阈值。滞环电压定义为这二者之差。用途：将一个汗噪声或缓慢变化的型号变化为一个干净的数值输出信号。CMOS反相器的开关阈值由PMOS管和NMOS管的导电因子比决定（kn/kp）决定。增加这一比率可使阈值Vm提高，减少这一比率使Vm降低。设Vin最初为0，两个并联PMOS管作为上拉网络，一个NMOS作为下拉网络，等效晶体管比率为Km1/(Km2+Km4)，提高了开关阈值。8 电平恢复原因及注意问题因为进入信号恢复反相器的高电平输入只充电到Vdd-Vtn，传输管逻辑存在静态功耗和噪声容限降低的