第12章_电子系统设计实践.ppt

第12章电子系统设计实践,EDA技术实用教程,12.1等精度频率计设计,在此完成的设计项目可达到的指标为：,(1)频率测试功能：测频范围0.1Hz100MHz。测频精度：测频全域相对误差恒为百万分之一。(2)脉宽测试功能：测试范围0.1s1s，测试精度0.01s。(3)占空比测试功能：测试精度199。(4)相位测试功能(附加功能)。,12.1.1主系统组成,图12-1频率计主系统电路组成,12.1.2测频原理,图12-2等精度频率计主控结构,设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：,12-1,不难得到测得的频率为：,12-2,图12-3频率计测控时序,12.1.2测频原理,占空比=12-3,12.1等精度频率计设计,12.1.3FPGA/CPLD开发的VHDL设计,【例12-1】LIBRARYIEEE;-等精度频率计FPGA设计部分USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYetesterISPORT(BCLK:INSTD_LOGIC;-标准频率时钟信号clock2，50MHZTCLK:INSTD_LOGIC;-待测频率时钟信号CLR:INSTD_LOGIC;-清零和初始化信号CL:INSTD_LOGIC;-当SPUL为高电平时，CL为预置门控信号，用于测频计数-时间控制当SPUL为低电平时，CL为测脉宽控制信号，-CL高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。SPUL:INSTD_LOGIC;-测频或测脉宽控制START:OUTSTD_LOGIC;-起始计数标志信号EEND:OUTSTD_LOGIC;-由低电平变到高电平时指示脉宽计数结束，SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);-数据读出选同控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-8位数据读出ENDetester;ARCHITECTUREbehavOFetesterISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);-标准计数器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);-测频计数器SIGNALENA:STD_LOGIC;-计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3，BENA,PUL:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);,接下页,BEGINSTART0);ELSIFBCLKEVENTANDBCLK=1THENIFBENA=1THENBZQ0);ELSIFTCLKEVENTANDTCLK=1THENIFENA=1THENTSQ=TSQ+1;ENDIF;ENDIF;,接下页,ENDPROCESS;PROCESS(TCLK,CLR)BEGINIFCLR=1THENENA=0;ELSIFTCLKEVENTANDTCLK=1THENENA=CL;ENDIF;ENDPROCESS;MA=(TCLKANDCL)ORNOT(TCLKORCL);-测脉宽逻辑CLK1=NOTMA;CLK2=MAANDQ1;CLK3=NOTCLK2;SS=Q2,接下页,PUL=1WHENSS=10ELSE-当SS=“10”时，PUL高电平，允许标准计数器计数，0;-禁止计数EEND=1WHENSS=11ELSE-EEND为低电平时，表示正在计数，由低电平变到高电平0;-时，表示计数结束，可以从标准计数器中读数据了BENA=ENAWHENSPUL=1ELSE-标准计数器时钟使能控制信号，当SPUL为1时，测频率PULWHENSPUL=0ELSE-当SPUL为0时，测脉宽和占空比PUL;ENDbehav;,图12-4例12-1的RTL图,图12-5等精度频率计测频时序图,12.1.3FPGA/CPLD开发的VHDL设计,图12-6等精度频率计测脉宽时序图,12.1.3FPGA/CPLD开发的VHDL设计,12.1等精度频率计设计,12.1.4测试与设计步骤,12.1.5相位测试,相位差=,图12-7测相仪模型,12.1等精度频率计设计,12.1.5相位测试,图12-8测相仪电路原理图（TPAS.gdf工程）,12.1等精度频率计设计,12.1.5相位测试,图12-9相位检测原理图epd）,图12-10鉴相器EPD的仿真波形,12.2使用IPCore设计FIR滤波器,图12-11直接型FIR滤波器结构,N阶FIR滤波器系统的传递函数：,N阶的FIR系统差分方程可表示为：,12.2使用IPCore设计FIR滤波器,图12-12直接型FIR实现结构,12.2使用IPCore设计FIR滤波器,图12-13FIR滤波器设计示意,12.2使用IPCore设计FIR滤波器,图12-14FIRCompiler安装图,12.2使用IPCore设计FIR滤波器,12-15设置UserLibraries,12.2使用IPCore设计FIR滤波器,图12-16在MegaWizard管理器中选择IPCore,12.2使用IPCore设计FIR滤波器,图12-17FIR滤波器系数确定,12.2使用IPCore设计FIR滤波器,图12-18FIR系数修正,12.2使用IPCore设计FIR滤波器,图12-19FIR模块Symbol,12.2使用IPCore设计FIR滤波器,图12-20firm模块仿真结果,12.2使用IPCore设计FIR滤波器,图12-21FIR滤波器总体连接图,习题,12-1根据第12.1节的叙述，回答以下问题：（1）由图12-4说明信号“SPUL”和“EEND”的作用（2）用数学证明，CL门的时间在0.1s至1s间，在可测的频域内，误差小于等于标准频率源一个周期。(3)分析图12-4和图12-5，说明信号CL和START的关系，并利用公式(12-2)计算TCLK的频率。(4)分析图12-4和图12-6，说明信号START和EEND的关系，并计算TCLK的脉宽，详细说明占空比的测量方法。(5)分析图12-2、12-3，详细说明等精度测频原理。,实验与设计,12-1多功能测试仪设计(1)实验目的：学习电子设计竞赛项目的开发技术。(2)实验原理：参考本章内容。(3)实验内容1：根据12.1.4节的步骤首先完成等精度频率计专用芯片（FPGA）的设计，按照图12-5和12-6的时序，在GW48系统上硬件验证例12-1的各项功能：等精度测频率、测脉宽、测占空比。与GW48系统上给出的标准待测频率，计算误差，并与理论误差值比较。(4)实验内容2：根据图12-1、12-5、12-6和式12-2、12-3，设计单片机程序，完成单片机与FPGA的接口程序、控制程序和计算显示程序的设计。完成等精度频率计独立系统的设计，控制键可以参考图12-1的电路，每一个键控制