有关AD9361的学习记录

学习记录一、导言AD9361是一款高性能、高度集成的射频解决方案，适用于ADI公司推出的3G和4G基站应用。该器件集成射频前端和灵活的混合信号基带部分，集成频率合成器，并为处理器提供可配置的数字接口。AD9361接收机本振的工作频率范围为70 MHz至6.0 GHz，发射机本振的工作频率范围为47 MHz至6.0 GHz，涵盖大多数许可和非许可频段，支持的信道带宽范围低于200 kHz至56 MHz。两个独立的直接转换接收器具有最佳的噪声系数和线性度。每个接收子系统都具有独立的自动增益控制、DC偏移校正、正交校正和数字滤波功能，因此无需在数字基带中提供这些功能。AD9361还具有灵活的手动增益模式，支持外部控制。每个通道配有两个高动态范围模数转换器(模数转换器)。接收的输入信号和输出信号被数字化，然后通过可配置的抽取滤波器和128抽头有限脉冲响应滤波器。结果，以相应的采样速率产生12位输出信号。发射机采用直接变频架构，可实现更高的调制精度和超低噪声。这种发射机设计导致业界最佳的发射误差矢量幅度(EVM)小于40 dB，为外部功率放大器(PA)选择留下了相当大的系统裕量。板载发射(发射)功率监控器可用作功率检测器，以实现高精度发射功率测量。一个完全集成的锁相环为所有接收和发射通道提供低功耗小数N分频频率合成。设计中集成了频分双工(FDD)系统所需的信道隔离。二。AD9361系统的组成AD9361的框架如下图2-1所示：图2-1它支持22多输入多输出通信，并有两条独立的射频路径用于接收和发送。发射射频前端结构如下图2-2所示。图2-2发射数据路径如下图2-3所示：图2-3接收射频前端结构如下图2-4所示。图2-4接收数据路径如下图2-5所示：图2-5三。初始化和校准概述AD9361上电后进入睡眠状态。此时，用户需要根据所需参数初始化和配置芯片。其配置包括以下几个方面：基本参数配置(包括SPI时钟频率、直流异或补偿、射频时钟使能)锁相环频率配置和校准lphase txdigital滤波器的系数写入lphase rx数字滤波器的系数写入数字数据接口配置l AUXDAC/AUXDAC初始化控制输出端口输出配置L GPO端口参数配置频率无关的射频参数配置，包括本振功率、压控振荡器参数配置、电荷泵校准等。)收发频率合成器的参数配置收发工作频率配置和校准混频器通用表格增益配置左接收增益表配置L RX手动增益配置收发基带模拟滤波器校准(调谐)Lrxita配置和校准二次发射滤波器校准模数转换器初始化激光多普勒/射频DC校准排放数据的正交校准(相当于智商校准)发射增益配置RSSI和功率测量的初始化使用AD9361，我们主要关注五个方面：第一，各器件的校准；第二个是关于过滤器的配置。第三是数字部分接口的模式和工作模式的配置。第四，射频工作状态机控制；第五，收发增益的配置。以下四个部分分别阐述了这些方面。Iv .时钟源和射频基带锁相环频率合成器由于时钟是整个芯片的核心，在介绍上一节提到的五个方面之前，让我们先详细介绍一下AD9361的时钟、锁相环和频率合成器。1.参考时钟和DCXOAD9361利用小数分频锁相环产生本地时钟，为信号转换、数字滤波器和io端口提供时钟源。这些PLL都需要一个基准时钟，可以由外部晶振提供，也可以由外部晶振加可变电容产生。当使用外部晶振时，应使用DCXO来补偿晶振频率，以确保稳定的输出参考时钟。2.射频基带锁相环频率合成器图4-1参考时钟输入后，进入三个独立的锁相环(如图4-1所示)，分别为收发频率合成器和基带锁相环提供参考时钟源。这3个PLL需要单独校准。发射、接收锁定在分频双工模式下，发射和接收的锁相环可以在不同的频率下工作，并且同时开启。在时分双工模式下，发射和接收的PLL根据发射和接收条件交替开启。一般TDD模式操作状态根据接收-警报-发送-警报-接收跳转。基带通过跳转发送和接收信号来控制发送和接收状态的跳转。当收发信机从0跳到1时，收发信机锁相环关闭，收发信机锁相环打开并重新校准锁定。否则，发射锁相环关闭，接收锁相环开启并重新校准锁定。在时分双工模式下，每次锁相环校准的锁定时间约为45微秒至60微秒。然而，如果系统用于每个帧发送和接收的载波频率没有改变，则没有必要在每次开启发送或接收时重新校准，并且使用最后的校准值。此时，寄存器中的VCO Cal位需要在校准后关闭，这可以明显缩短频率合成器在发送和接收信号之前的建立时间。快速锁定模式如果您的系统需要在多个频率点上工作，您可以使用快速锁定模式，该模式支持保存多个频率点的频率控制字，因此频率变化使得锁相环锁定时间更短。然而，这种模式发射和接收只能分别存储多达8个频率点，这仍然有一些限制。V.设备校准下表5-1简要描述了AD9361的校准及其校准方法：表5-1每次芯片上电或硬件复位后必须进行校准，校准后的参数将被保存。校准序列由状态机控制，其状态如下表5-2所示。由于其中一些校准需要从其他校准中导入结果，如果同时启用多个校准，则校准序列由校准状态机控制。当校准状态机处于0x1状态时，校准完成。应当注意，T/Rx基带滤波器的校准不受校准状态机的控制，并且当没有其他校准正在进行时，必须校准T/Rx基带滤波器。表5-2下面分别解释几个重要的校准。注1:射频频率合成器压控振荡器校准AD9361的发射机和接收机频率合成器是独立的，因此发射和接收的射频压控振荡器校准需要单独进行。在TDD模式下，发送时TXNRX为高电平，接收时TXNRX为低电平。对于射频发射压控振荡器校准，需要拉高发射压控振荡器。当射频接收压控振荡器校准时，TXNRX被拉低。在FDD模式下，需要将ENSM调整到ALERT状态，然后启用频率合成器校准。官员们建议，无论使用时分双工还是频分双工，频分双工都可以用于射频频率合成器压控振荡器的校准，因为频分双工校准频率更精确和稳定，但缺点是需要更长的时间。注2: t/rx模拟滤波器校准模拟滤波器校准需要注意的一点是：设置校准带宽时，带宽值需要设置为基带带宽的1.6倍，基带带宽值为基带复输出带宽的一半，即接收为26兆赫-0.2兆赫，发送为20兆赫-0.625兆赫。六.过滤器配置本节描述传输和接收的滤波器路径。1.传输过滤路径发射滤波器路径通常分为3级数字滤波器和2级模拟滤波器。示意图如下图6-1所示：图6-1通道输入是I和q的12位补码。发射数字滤波器数字滤波器分为四级，主要用于对接口的输入和输出信号进行插值和滤波。用户可以控制它们。第一级程序发送FIR支持1次、2次和4次插值，可由用户配置最高128阶16位滤波器系数，并可提供0-6 dB的滤波器增益。插值倍数和滤波器阶数之间的关系如表6-1所示。表6-1第二级HB1是一个固定的2x插值低通滤波器。它的滤波系数是53，0，313，0，1155，0，4989，8192，4989，0，1155，0，313，0，53。频率幅度如图6-2:所示图6-2第三级HB2也是固定的2x内插低通滤波器，其系数为9，0，73，128，73，0，9。其振幅和频率如图6-3所示。图6-3第四级HB3/INT3可以实现2倍或3倍插值。二次插值滤波系数为1，2，1，其幅值和频率分别如图6-4所示。三次插值系数为36，19，0，156，12，0，479，223，0，1215，993，0，3569，6277，8192，6277，3569，0，993，1215，0，223，479，0，12，156，0，19，36，振幅频率如图6-5所示。图6-4图6-5发射模拟滤波器数字滤波后的信号经数模转换器转换成模拟信号后，需要通过低通滤波器滤除和分散干扰。模拟滤波器分为两级，带宽可配置。第一级的带宽相对较窄，范围为625 khz至32mhz，通带带宽设置为信号带宽的1.6倍。第二级的带宽范围从2.7兆赫到100兆赫，通带带宽设置为信号带宽的5倍。2.接收滤波器路径接收路径分为两级模拟滤波器和四级数字滤波器。连接图如图6-6所示。图6-6通道输出也是12位补码。A) RX模拟滤波器接收端的模拟滤波器也分为两级。在第一级中，TIA LPF的可配置带宽是1兆赫到70兆赫，并且所配置的带宽被设置为信号带宽的2.5倍。第二级宽带LPF的可配置带宽为200千赫至39.2兆赫，配置带宽为信号带宽的1.4倍。接收数字滤波器数字路径中的4级滤波器与发射路径相反。第一级HB3/DEC3可以抽取2或3倍。提取两次的滤波系数为1，4，6，4，1，其幅值和频率如图6-7所示。抽取滤波器系数是55，83，0，393，580，0，1914，4041，5120，4041，1914，0，580，393，0，83，55。其振幅和频率如图6-8所示。图6-7图6-8第二级HB2和第三级HB1都是2倍抽取的低通滤波器。系数如下：HB2:9、0、73、128、73、0、9HB3:8、0、42、0、147、0、619、1013、619、0、147、0、42、0、8HB2的幅频如图6-9所示，HB3的幅频如图6-10所示。图6-9图6-10最后一级程序接收FIR还支持1、2和4倍抽取。用户可以配置最高128阶16位滤波器系数，滤波器增益为-12db、-6db、0db和6db。七、数字接口细节图7-1显示了AD9361和数字基带之间的接口图。图7-1数字接口级有两种可配置模式：CMOS和LVDS。1.接口功能介绍AD9361的主要接口是SPI、数据端口P0_D、P1_D、数据_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。芯片的集成接口是一个4线接口，可读写，主要用于配置内部寄存器。L P0/1_D:这是一个12位宽的数据传输端口，可以根据应用模式配置为输入、输出和双向。Ldata _ clk: data _ clk由AD9361输出。时钟主要用于在接收状态下通过外部数字基带对P0_D和P1_D数据进行采样。数字基带产生的数据和控制信号必须在DATA_CLK时钟域，否则当AD9361获得数据时，可能会导致采样问题。在互补金属氧化物半导体模式下，数据CLK通过数据CLK端口输出。Lfb _ clk: fb _ clk是DATA_CLK反馈给AD9361的数据时钟。它用于在AD9361内部对发送帧、使能、发送NRX信号的上升沿以及P0_D和P1_D数据端口的上升沿和下降沿进行采样。注意：FB_CLK必须与DATA_CLK相同(相同的频率，相同的占空比)，并且对两个时钟的相位没有要求。在互补金属氧化物半导体模式下，仅适用于光纤CLK线。接收帧用于识别数据P0_D和P1_D在接收状态下有效。它可以配置为一个正常高或50%占空比的脉冲信号。LTX帧：TX帧用于tx状态，表示传输的数据有效。时序类似于RX_FRAME。在发射状态下，发射帧为低电平，射频发射空数据。LENABLE TXNRX:使能和TXNRX信号主要用于TDD模式。当使能被拉高时，射频芯片根据TXNRX信号进入发射或接收状态。TXnRX对于tx为1，对于RX为0。2.界面模式AD9361数字接口模式主要分为四个方面：电平模式(LVDS、CMOS)、数据速率(单数据速率(SDR)、双数据速率(DDR)、端口模式(双端口、单端口)以及发射和接收天线数量(1T1R、2T2R)(这里暂不详述)。a)水平模式接口电平模式主要根据电平信号类型进行分类，主要分为两种：LVDS模式和CMOS模式。它们之间的差异反映在可用的信号位上。在CMOS模式下，各种接口时序的最高频率如表7-1所示。表7-1在LVDS模式下，每个接口时序的最高频率如表7-2所示。表7-2在CMOS模式下，所有接口信号都是单端信号。在这种电平模式下，允许并行使用两组12位端口P0_D和P1_D，即允许双端口定时。在CMOS模式下，单端口信号发射时序如图7-2所示，接收时序如图7-3所示。P