集成电路测试技术

集成电路测试技术集成电路测试技术 VLSI Testing TechniquesVLSI Testing Techniques 西安电子科技大学微电子学院 第第0 0章章概述概述 ?研究意义 ?内容安排 ?常用术语 VLSI TESTING TECHNIQUES 5 1 1、研究意义、研究意义 ?为什么要研究测试？ 保证质量、可靠性要求 测试器件和系统性能 提高测试效率 经济效益 VLSI TESTING TECHNIQUES 6 测试开销测试开销 VLSI TESTING TECHNIQUES 7 结论结论 ?传统的模拟、验证和测试方法难以全面 验证 ?在设计时考虑测试问题，设计易于测试 的电路 VLSI TESTING TECHNIQUES 8 2 2、章节安排、章节安排 ?Ch1 电路测试和可测性基础知识 ?Ch2 模拟仿真在电路测试中的作用 ?Ch3 组合电路测试生成 ?Ch4 时序电路测试生成 ?Ch5 可测性设计概念 ?Ch6 扫描路径、电平敏化设计 ?Ch7 伪随机测试 ?Ch8 测试系统组成 VLSI TESTING TECHNIQUES 9 3 3、常用术语、常用术语 测试生成 测试经济学 模拟 仿真 测试效率 错误/故障 可测性 测试测试测试测试 测试类型CAT/ATE VLSI TESTING TECHNIQUES 10 测试经济学测试经济学 IC测试系统测试成品测试 在高可靠性，开发时间短等条件下尽量降低测试成本 VLSI TESTING TECHNIQUES 11 ?成品率 ?缺陷等级 () 2 /1ADeY BG G Y AD = + = () )( 11 YInTT TYDL = VLSI TESTING 1 第第1 1章章电路分析基础电路分析基础 ?物理缺陷及其电路级描述 ?测试生成 ?测试与设计环节的关系 ?测试实施的设计 ?产品测试 VLSI TESTING 2 1.1 1.1 验证、模拟和测试验证、模拟和测试 VLSI VLSI 设计流程设计流程 描述Vhdl Verilog 测试 综合 设计 综合 综合优化匹配 逻辑、时序验证 可测性分析 可测性设计 时间优化 工程化设计测试生成 投片 前测试样品成品测试实际应用 模拟（模拟（simulationsimulation） ?功能模拟 ?时间（时序）模拟 VLSI TESTING 4 1.1.2 1.1.2 产品测试产品测试 ?参数测试 ?功能测试 测试图形（pattern） ?门级、RTL级、行为级 VLSI TESTING 5 1.2 1.2 故障及故障检测故障及故障检测 基本原理 0 1 1 1 0 1/0 1/0 stuck-at-0 True Response Test Vector Faulty Response VLSI TESTING 6 测试图形生成测试图形生成 ?故障激活 ?故障模型 ?测试生成算法 VLSI TESTING 7 1.3 1.3 缺陷、失效、故障缺陷、失效、故障 defectdefect、failurefailure、faultfault ?缺陷电路物理结构改变 MOS表面及衬底效应、表面电势、金属化及金属半 导体、电迁移、封装相关 ?失效电路不能正常工作 永久失效、暂时失效 ?暂态失效、间歇性失效 参数改变失效、设计失误失效 ?故障电路逻辑出错 VLSI TESTING 8 失效方式失效方式 ?开路 ?短路 ?失效率曲线 VLSI TESTING 9 1.4 1.4 故障模型故障模型 ?故障的模型化：对故障作一些分类，并 构造最典型的故障 ?基本原则： 全面准确反映某一类故障对系统的影响 尽可能简单，易处理 VLSI TESTING 10 故障模型分类故障模型分类 ?固定型(Stuck)故障 ?恒定开路 ?固定导通 ?桥接(Bridging)故障 ?暂态(Temporary)故障 ?延迟(Delay)故障 ?存储器故障 ?模拟信号故障 VLSI TESTING 11 固定型故障固定型故障 StuckingStucking ?某一信号线的逻辑电平不受控制，始终 恒定的一类故障。 S-A-1 & S-A-0 CMOS中的固定开路故障S-OP ?如元器件的损坏，连线的短路，断路 等。 ?单固定型与多固定型故障 VLSI TESTING 12 桥接故障桥接故障 BridgingBridging ?定义：两条信号线意外地短接在一起。 在短路处实现线逻辑，正逻辑为线与， 负逻辑为线或。 ?输入桥故障：几个输入端的桥接 ?反馈桥故障：输入和输出端桥接 x1x2xsF(00,xs+1,xn)(F)(11,xs+1,xn)=1 x1x2xs(F)(00,xs+1,xn)F(11,xs+1,xn)=1 满足第一式条件则振荡，满足第二式为异步时序电路 VLSI TESTING 13 暂态故障暂态故障 TemporaryTemporary ?瞬态故障：一般是由外部干扰引起的，很 难人工重现，在研究可靠性时需注意 ?间歇性故障：随机的，用概率分析对其模 型化 1阶马尔可夫模型（输入独立） 0阶连续参数马尔可夫模型 （满足Brener 1阶连续参数马尔可夫模型条件非冗余） 五状态间歇性故障模型（全面反映间歇型） VLSI TESTING 14 时滞故障时滞故障 DelayDelay ?电路中信号的动态故障，即电路中元件 的时延变化和脉冲信号的边沿参数的变 化。 VLSI TESTING 15 1.5 1.5 故障等效、支配、冗余故障等效、支配、冗余 ?故障表 对电路网表进行故障生成 以表格形式列举 ?故障等效 ?故障支配 ?故障表化简 ?故障冗余 VLSI TESTING 16 VLSI TESTING 17 VLSI TESTING 18 VLSI TESTING 19 1.6 1.6 可控性、可观性、可测性可控性、可观性、可测性 1.测试矢量的产生：能在有限时间内产 生，能激活故障和敏化通路 2.测试的评估和计算：能在正常电路中 插入实际故障，即进行故障仿真 3.测试的施加：UUT与自动测试设备的连 接，以及激励驱动能力、持续时间控 制 可控性(CY)：由原始输入控制节点电平 可观性(OY)：故障经过敏化通路到输出端 VLSI TESTING 20 CAMELOTCAMELOT可测性度量可测性度量 1 1、可控性计算、可控性计算 ?根据原始输入信号改变节点逻辑电平的 难易程度，定义可控性值0 CY 1 ?定义CY(输出端)=CTFfCYs(输入端) ?CTF=1- |N(0)-N(1)| =1- |N(0)-N(1)| |N(0)+N(1)| N(0)+N(1) ?N(0)+N(1)=2n ?定义f： ):():( : 1 )( 个同步输入时钟 个异步输入输入端 + = jCYCY iCY ji CYsf VLSI TESTING 21 根据电路节点逻辑值在输出端能观察到的 难易程度，定义可观性0 OY 1 A: OY(敏化输入)=OTFOY(敏化输出) g(CYs:其它输入) B: OTF(I-O)= N(PDC:I-O) N(PDC:I-O)+ N(NPDC:I-O) C: 定义g: 2 2、可观性计算可观性计算 敏化输入敏化 输出 其它输入 ):():( : 1 )( 个同步输入时钟 个异步输入输入端 + = jCYCY iCY ji CYsg VLSI TESTING 22 基于概率法的可测性度量基于概率法的可测性度量 ?对电路中特定节点逻辑0/1分析估值 VLSI TESTING 23 数字电路模型和描述方法数字电路模型和描述方法 ?逻辑模型 vs 结构模型 ?外部模型 vs 内部模型 VLSI TESTING 24 1. 1. 开关函数开关函数 ?异或表达式：任何逻辑表达式都可以用 原变量和与/异或电路来描述 ?展开定理 )0() 1 ()( )(1 , 0)(, iiii iii fxfxXf XfaxafXx += =值时的表示若 VLSI TESTING 25 2. 2. 异或运算公式异或运算公式 212121 212121 4321432131213121 2121213121321 11111111 321321321 12211221 212121 0 1 )()( )()( 0110 )()( xxxxxx xxxxxx xxxxxxxxxxxxxxxx xxxxxxxxxxxxx xxxxxxxx xxxxxxxxx xxxxxxxx xxxxxx += =+ =+= =+= = = = += 则有若 则有若 VLSI TESTING 26 BDDBDD图图 ?如 f=/x1 x2 /x3 +x1x3 等同于 If x1=1 then f=x3 Elseif x2=0 f=0 Else f=x3 VLSI TESTING 1 第第2 2章章 模拟模拟simulation simulation ?功能模拟、时间模拟 ?软件模拟、硬件加速器、硬件仿真器 ?模拟器 simulator ?模拟电路需要的信息 原形设计模型、元器件库、激励信号、理 想响应 激励信号格式：逻辑值、波形图、伪随机 测试图形、testbench VLSI TESTING 2 模拟过程模拟过程 模拟器 激励设计模块 响应 库 2.1 2.1 大规模设计模拟大规模设计模拟 ?后端模拟 ?门级模拟 ?RTL级模拟 ?行为级模拟 VLSI TESTING 4 2.1.1 testbench ?对HDL语言描述的数字电路模型，采用 testbench施加测试图形，进行响应分析 移位寄存器设计testbench 2.1.2 基于设计阶段的模拟 元件级设计 结构级设计 采用同步时钟模拟 VLSI TESTING 5 2.2 2.2 逻辑模拟逻辑模拟 编译模拟 解释模拟（事件驱动） VLSI TESTING 6 2.2.1 2.2.1 编译模拟编译模拟 ?电路网表? 机器指令码序列 ?Compiled codes LDA A/* load accumulator with value of A */ ANDB/* calculate A and B */ ANDC/* calculate E = AB and C */ ORD/* calculate Z = E or D */ STAZ/* store result of Z */ 优点：速度快缺点：改变导致重新编译 适用于组合电路/同步时序电路 A B C E D Z VLSI TESTING 7 2.2.2 2.2.2 事件驱动模拟事件驱动模拟 ?事件指信号逻辑值改变 ?While (event list not empty) begin t = next time in the list for every event (i, t) begin ?update value of gate i ?schedule fanout gates of i in the event list if value changes are expected end ?end VLSI TESTING 8 2.2.3 2.2.3 延迟模型延迟模型 ?静态时间分析STA 关注关键路径的延迟，元件的数据表计算 ?模拟测试生成、测试分析、测试施加 VLSI TESTING 9 2.3 2.3 故障模拟故障模拟 ?定义：面向一个电路求一组故障测试 集，并检验这些测试矢量在检测或定位 故障时的有效性，确定测试集的故障覆 盖率 故障模拟器 故障列表设计模块 分析结果 库 测试集 VLSI TESTING 10 故障模拟的作用故障模拟的作用 ?给定 被测电路 测试图形 故障模型 ?确定 故障覆盖率 未检测的故障 VLSI TESTING 11 VLSI VLSI 设计流程中的故障模拟设计流程中的故障模拟 Verified design netlist Verification input stimuli Fault simulatorTest vectors Modeled fault list Test generator Test compactor Fault coverage ? Remove tested faults Delete vectors Low Adequate Stop Add vectors VLSI TESTING 12 ?故障模拟器分类： 编译驱动模拟器 表格驱动模拟器 ?主要方法：并行故障模拟、演绎故障模 拟、并发故障模拟 VLSI TESTING 13 2.3.1 2.3.1 并行故障模拟并行故障模拟 ?故障注入与处理都是并行的，位式处理 的模拟 ?故障注入：把逻辑故障的作用注入到故 障元件的计算中 M(s) =1 故障有效=0 故障无效 fv(s)=1 故障s-a-1 =0 故障s-a-0 S点故障注入：s=s(M(s)+M(s)fv(s) VLSI TESTING 14 并行故障模拟过程并行故障模拟过程 1)输入电路的拓扑关系和元件的功能 2)对电路各元件进行逻辑级别化 3)给电路每一节点分配一组内存的位 4)注入故障参数M(s)和fv(s) 5)从测试集取一个测试矢量，做初始化 6)对原始输入进行屏蔽化处理，按级别 做逻辑运算，每次输出应做屏蔽化 7)检查原始输出矢量与正常值不同的位 VLSI TESTING 并行故障模拟举例并行故障模拟举例 Bit-space: J/0 B/1 F/0 FFwhere FF = Fault-free 3 faults: B/1, F/0, and J/0 x x x A B C DE F G HJ 1 0 1 1 0 0 0 0 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 0 0 1 0 1 1 1 0 11 1 1 1 1 1 0 1 1 0 1 1 VLSI TESTING 16 2.3.2 2.3.2 演绎故障模拟演绎故障模拟 1 1、故障表的计算、故障表的计算 ?故障表：单个故障使节点A逻辑值与正 常不同，这些故障的故障集LA ?门级电路故障表计算 ?存储元件输出端故障表计算 VLSI TESTING 17 2 2、故障表的传输与故障模拟、故障表的传输与故障模拟 ?把各个元件的故障表向原始输出端传 输，计算出与电路原始输出端连接的元 件的故障表，就是在给定测试矢量条件 下可测的电路故障集 VLSI TESTING 18 3 3、功能级模拟、功能级模拟 ?功能块故障表的传输 ?功能块内部故障的故障计算 VLSI TESTING 故障表传播故障表传播 A B Ca two-input AND gateConsider Case 1: A=1, B=1, C=1 at fault-free, LC= LA + LB + C/0 Case 2: A=1, B=0, C=0 at fault-free, LC= LA* LB+ C/1 Case 3: A=0, B=0, C=0 at fault-free, LC= LA* LB+ C/1 LAis the set of all faults not in LA VLSI TESTING 故障表传播规则故障表传播规则 ?Let I be the set of inputs of a gate Z with controlling value c and inversion i. Let C be the set of inputs with value c. ()if c=LZ saci zj j I = then L UU ()else LLLZ saci zj j C j j I C = IUU VLSI TESTING 演绎故障模拟举例演绎故障模拟举例 I I x x x A B C D E F G H J 1 0 1 1 Consider 3 faults: B/1, F/0, and J/0 LB= B/1, LF= F/0, LA= 0 LC=LD= B/1 VLSI TESTING 演绎故障模拟举例演绎故障模拟举例 II II x x x A B C D E F G H J 1 0 1 1 Consider 3 faults: B/1, F/0, and J/0 LB= B/1, LF= F/0, LC=LD= B/1, LG= B/1, LE = B/1 Classical VLSI TESTING 演绎故障模拟举例演绎故障模拟举例IIIIII x x x A B C D E F G H J 1 0 1 1 Consider 3 faults: B/1, F/0, and J/0 LB= B/1, LF= F/0, LC=LD= B/1, LG= B/1, LE = B/1, LH= B/1, F/0 Classical VLSI TESTING 演绎故障模拟举例演绎故障模拟举例IVIV x x x A B C D E F G H J 1 0 1 1 Consider 3 faults: B/1, F/0, and J/0 LB= B/1, LF= F/0, LC=LD= B/1, LG= B/1, LE = B/1, LH= B/1,F/0, LJ= F/0,J/0 Classical VLSI TESTING 演绎故障模拟举例演绎故障模拟举例 V V x x x A B C D E F G H J 0 0 1 1 When A changes from 1 to 0 LB= B/1, LF= F/0, LC=LD= B/1, LG= 0, LE = B/1, LH= B/1,F/0, LJ= B/1,F/0,J/0 Classical VLSI TESTING 26 2.3.3 2.3.3 并发性故障模拟并发性故障模拟 ?采用故障表，基本思路同演绎法 ?与演绎法比较 ?故障表的组成及传输 VLSI TESTING 27 并发性模拟仿真步骤并发性模拟仿真步骤 ?根据给出的测试码列出改变门电路的输 入和输出的全部故障 ?对该门的正常响应和故障响应进行逻辑 模拟，求出其故障表 ?若改变测试码，在上一步只需模拟改变 了的门输入的正常响应和故障响应 VLSI TESTI