Verilog语言实现设计交通灯控制器

Verilog语言实现设计交通灯控制器实验模块组成：（计数器+控制器）可以分开实现，最好一起实现避免接口对接时出错译码器实验要求：1. 在十字路口两个方向各设一组红、绿、黄灯，显示顺序为：南北方向是绿、黄、红灯；东西方向是红、绿、黄灯。2. 要求红、绿、黄灯的持续时间分别为：10s、7s、3s，东西、南北方向各用一个数码管显示倒计时时间。3. 当任意方向出现特殊情况时，应优先放行，即使各方向均亮红灯，倒计时停止，且显示数字闪烁。经过规定时间之后，恢复正常运行状态。/计数器+控制器module ZTJ(clk,s,count1,count2,led);parameter s0=6b010100,s1=6b001100,s2=6b100010,s3=6b100001,s4=6b100100;input clk,s;output3:0count1;output3:0count2;output5:0led;reg3:0count1;reg3:0count2;reg5:0led;reg5:0st;reg5:0jicun;reg3:0i;always (posedge clk)if(s=0 & led=6b000000)beginled=s0;st=s0;count1=4b0110;count2=4b1001;endelse if(s=0 & led!=6b000000)begincase(st)s0:if(count1!=4b0000) begin led=s0;count1=count1-1;count2=count2-1;end else begin count1=4b0010;st=s1;ends1:if(count1!=4b0000) begin led=s1;count1=count1-1;count2=count2-1;end else begin count1=4b1001;count2=4b0110;st=s2;ends2:if(count2!=4b0000) begin led=s2;count1=count1-1;count2=count2-1;end else begin count2=4b0010;st=s3;ends3:if(count2!=4b0000) begin led=s3;count1=count1-1;count2=count2-1;end else begin count1=4b0110;count2=4b1001;st=s0;enddefault:led=s4;endcaseendelsebeginjicun=led;led=s4;count1=count1;count2=count2;i=i+1;if(i=4b1001)led=jicun;endendmodule/译码器module DECL7S(A,LED7S);input 3:0 A;output 6:0 LED7S;reg 6:0 LED7S;always(A) begin case(A) 4b0000: LED7S=7b0111111; 4b0001: LED7S=7b0000110; 4b0010: LED7S=7b1011011; 4b0011: LED7S=7b1001111; 4b0100: LED7S=7b1100110; 4b0101: LED7S=7b1101101; 4b0110: LED7S=7b1111101; 4b0111: LED7S=7b0000111; 4b1000: LED7S=7b1111111; 4b1001: LED7S=7b1101111; 4b1010: LED7S=7b1110111; 4b1011: LED7S=7b1111100; 4b1100: LED7S=7b0111001; 4b1101: LED7S=7b1011110; 4b1110: LE