数字逻辑设计及应用.ppt

制作：金燕华,1,第7章内容回顾,锁存器和触发器同步时序分析同步时序设计,数字逻辑设计及应用,制作：金燕华,2,基本概念,组合逻辑电路（combinationallogiccircuit）时序逻辑电路（sequentiallogiccircuit）状态（state）、有限状态机反馈时序电路（feedbacksequentialcircuit）时钟同步状态机（clockedsynchronousstatemachine）Mealy型和Moore型,制作：金燕华,3,锁存器和触发器,几个概念：时钟（clock）、时钟周期、时钟频率时钟信号高电平有效触发沿（clocktick）、占空比（dutycycle）双稳态元件、亚稳态特性锁存器（Latch）触发器（Flip-Flop，F/F）,S-R锁存器、D锁存器,主从式触发、边沿触发,D触发器、T触发器、J-K触发器、S-R触发器,制作：金燕华,4,时钟同步状态机结构,制作：金燕华,5,时钟同步状态机分析,由电路图确定激励方程和输出方程（组合电路）将激励方程代入触发器特征方程得下一状态Q*状态方程（转移方程），时序的利用状态转移方程、输出方程构造状态/输出表画出状态图、波形图（可选）检查电路是否可以自启动描述电路功能,制作：金燕华,6,时钟同步状态机设计,根据命题构造状态/输出表状态化简（状态最小化）状态编码（状态赋值）建立转移/输出表（考虑未用状态的处理）选择触发器作为状态存储器得到激励方程和输出方程画逻辑电路图,制作：金燕华,7,第8章时序逻辑设计实践,SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性,数字逻辑设计及应用,制作：金燕华,8,8.1时序电路文档标准,一般要求：（P479）逻辑符号：边沿触发、主从输出异步预置（顶端）、异步清零（底端）状态机描述文字、状态表、状态图、状态转移列表时序图及其规范（P481）,制作：金燕华,9,保持时间容限,制作：金燕华,10,8.2锁存器和触发器,SSI锁存器和触发器,D锁存器,P484图8-3引脚,制作：金燕华,11,开关消抖,制作：金燕华,12,0,0,1,1,0,0,1,1,制作：金燕华,13,P486图8-5,问题：为什么不应该同高速CMOS器件一起使用？,制作：金燕华,14,总线保持电路,SDATA,制作：金燕华,15,多位锁存器和寄存器,回顾：锁存器的应用,多位锁存器寄存器（register）共用同一时钟的多个D触发器组合在一起通常用来存储一组相关的二进制数。,制作：金燕华,16,4位寄存器74x175,6位寄存器74x174P488图8-9,制作：金燕华,17,8位寄存器,74x374（三态输出）P489图8-10,制作：金燕华,18,74x377（时钟使能）,74x374（输出使能）,制作：金燕华,19,74x377（时钟使能）,二选一多路复用结构,制作：金燕华,20,寄存器（register）和锁存器（latch）有什么区别？寄存器：边沿触发特性锁存器：C有效期间输出跟随输入变化,制作：金燕华,21,8.4计数器,模（modulus）：循环中的状态个数模m计数器（又称m分频计数器）n位二进制计数器,状态图中包含有一个循环的任何时钟时序电路,制作：金燕华,22,第8章时序逻辑设计实践,SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性,数字逻辑设计及应用,制作：金燕华,23,内容回顾,时序电路文档标准定时图及其规范锁存器和触发器SSI型锁存器和触发器应用：开关消抖、总线保持多位寄存器和锁存器,制作：金燕华,24,8.4计数器,模（modulus）：循环中的状态个数模m计数器（又称m分频计数器）n位二进制计数器,状态图中包含有一个循环的任何时钟时序电路,制作：金燕华,25,计数器的分类按时钟：同步、异步按计数方式：加法、减法、可逆按编码方式：二进制、十进制BCD码、循环码计数器的功能计数、分频、定时、产生脉冲序列、数字运算本节内容行波计数器、同步计数器MSI型计数器及其应用二进制计数器状态的译码,制作：金燕华,26,行波计数器（ripplecounter）,利用T触发器实现：,考虑二进制计数顺序：只有当第i-1位由10时，第i位才翻转。,制作：金燕华,27,速度慢，,最坏情况，第n位要经过ntTQ的延迟时间,异步时序,制作：金燕华,28,同步二进制加法计数器,在多位二进制数的末位加1，仅当第i位以下的各位都为1时，第i位的状态才会改变。最低位的状态每次加1都要改变。,利用有使能端的T触发器实现：,Q*=ENQ+ENQ=ENQ,通过EN端进行控制，需要翻转时，使EN=1ENi=Qi-1Qi-2Q1Q0,EN0=?,1,制作：金燕华,29,同步计数器,如何加入使能端？,制作：金燕华,30,有使能端的同步计数器,制作：金燕华,31,有使能端的同步计数器,制作：金燕华,32,同步二进制加法计数器,对于D触发器：Q*=D,Di=(Qi-1Q1Q0)Q,=ENQ,考虑T触发器：Q*=ENQ,利用D触发器实现：,D0=1Q=Q,制作：金燕华,33,Q0,Q1,Q2,Q3,D0,D1,D2,D3,制作：金燕华,34,LD_L,CLR_L,QA,同步清零和预置数功能,P508图8-31,制作：金燕华,35,4位二进制计数器74x163,进位输出清零,制作：金燕华,36,4位二进制计数器74x163,74x161异步清零,制作：金燕华,37,74x163工作于自由运行模式时的接线方法,制作：金燕华,38,自由运行的163可以用作2、4、8和16分频计数器,制作：金燕华,39,其它MSI计数器,74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）,QC、QD都是十分频，但占空比不是50,制作：金燕华,40,其它MSI计数器,74x169可逆计数器,74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）,UP/DN,UP/DN=1加法计数（升序）UP/DN=0减法计数（降序）,制作：金燕华,41,计数器的应用,制作：金燕华,42,二进制计数器状态的译码,若在一次状态转移中有2位或多位计数位同时变化，译码器输出端可能会产生“尖峰脉冲”功能性冒险,制作：金燕华,43,还有更好的办法。,改进：消除“毛刺”,制作：金燕华,44,任意模值计数器,利用SSI器件构成时钟同步状态机设计利用MSI计数芯片构成利用n位二进制计数器实现模m计数器分两种情况考虑：m2n,清零法、置数法,制作：金燕华,45,用4位二进制计数器74x163实现模11计数器,清零法,计数到1010时，利用同步清零端强制为0000。,m2n情况,制作：金燕华,46,思考：如果是74x161（异步清零）可以这样连接吗？,利用1011状态异步清零，会出现“毛刺”,制作：金燕华,47,用4位二进制计数器74x163实现模11计数器,置数法,m2n）,先进行级联，再整体置零或预置数例：用74x163构造模193计数器两片163级联得8位二进制计数器（0255）采用整体清零法，0192采用整体预置数法，6325525619363（P512图8-40）若m可以分解：m=m1m2分别实现m1和m2，再级联,制作：金燕华,61,6310=(00111111)2,制作：金燕华,62,制作：金燕华,63,分析下面的电路的模为多少？,QDQCQBQA000001100111100011101111,制作：金燕华,64,练习：分析下面的电路的模为多少？,模12计数器QD：12分频占空比50,制作：金燕华,65,8.5移位寄存器（shiftregister）,串入串出移位寄存器,可以使一个信号延迟n个时钟周期之后再输出,制作：金燕华,66,串入并出移位寄存器结构,可以用来完成串并转换serial-to-parallelconversion,制作：金燕华,67,并入串出移位寄存器结构,多路复用结构,SERIN,制作：金燕华,68,并入并出移位寄存器结构,SERIN,制作：金燕华,69,MSI移位寄存器,P521图8-50,制作：金燕华,70,4位通用移位寄存器74x194,左移输入,右移输入,制作：金燕华,71,4位通用移位寄存器74x194,保持,P522图8-51,Qi*=S1S0Qi+S1S0Qi-1+S1S0Qi+1+S1S0INi,制作：金燕华,72,通用移位寄存器,输入输出采用双向三态数据线,P524图8-53,制作：金燕华,73,CLKCLRS1S0,移位寄存器的扩展,制作：金燕华,74,移位寄存器计数器,D0=F(Q0,Q1,Qn-1),一般结构：,制作：金燕华,75,1000,环型计数器,D0D1D2D3,非自启动的,无效状态,D0=Qn-1,制作：金燕华,76,自启动的自校正的,制作：金燕华,77,扭环计数器（JohnsonCounter）,D0=Qn-1,0000,无效,有效的状态循环,制作：金燕华,78,第8章时序逻辑设计实践,SSI型锁存器和触发器MSI器件：计数器、移位寄存器其它：文档、迭代、故障和亚稳定性,数字逻辑设计及应用,制作：金燕华,79,移位寄存器,移位寄存器结构串入串出、串入并出、并入串出、并入并出MSI移位寄存器串入并出74x164、并入串出74x166通用移位寄存器74x194、74x299移位寄存器的应用用作计数器、序列发生器进行串/并转换,制作：金燕华,80,移位寄存器型计数器,一般结构：,D0=F(Q0,Q1,Qn-1),环形计数器：,最简单的：D0=Qn-1,自校正的：D0=(Qn-2+Q1+Q0),0111,1011,1101,1110,(Qn-2Q1Q0),制作：金燕华,81,扭环计数器：,最简单的实现：D0=Qn-1,有效状态,无效状态,如何得到自校正的扭环计数器？,制作：金燕华,82,自校正设计,1、确定有效的状态循环,2、对无效状态进行处理，使其进入有效循环。,Q0Q1Q2Q3,1,有效,无效,1,D0=Q3+Q2Q1,制作：金燕华,83,=(Q2Q1)Q3),D0=Q3+Q2Q1,4位8状态自校正的Johnson计数器,制作：金燕华,84,利用通用寄存器74x194实现环形计数器,Q0Q1Q2Q3,10,CLOCK,1000,Q0Q1Q2Q3,RESET载入,自校正的,制作：金燕华,85,利用通用寄存器74x194实现扭环计数器,S1S0接成左移形式,自校正改进：（法一）D0=Q3+Q2Q1,制作：金燕华,86,利用通用寄存器74x194实现扭环计数器,自校正改进：（法二）利用置数每当电路出现0XX0下一状态就是0001D0=Q3+Q0,制作：金燕华,87,线性反馈移位寄存器（LFSR）计数器,LFSR计数器有2n-1种有效状态,最大长度序列发生器,利用反馈逻辑可以实现模2模16的计数器,制作：金燕华,88,线性反馈移位寄存器（LFSR）计数器,全0态的下一状态？,反馈方程P535表8-21,制作：金燕华,89,典型应用：产生逻辑电路的测试输入信号用于检错及纠错码的编码和译码电路,制作：金燕华,90,串/并转换,源模块Sourcemodule,目的模块Destinationmodule,控制电路,控制电路,并-串转换器,串-并转换器,并行数据,并行数据,串行数据,制作：金燕华,91,制作：金燕华,92,并串转换,SYNC,到目标,制作：金燕华,93,SYNC,位数,串并转换,制作：金燕华,94,顺序脉冲发生器,利用移位寄存器构成注意自校正（环形计数器P530）利用计数器和译码器构成注意“毛刺”（二进制计数器的状态译码P513）,制作：金燕华,95,序列信号发生器,用于产生一组特定的串行数字信号例：设计一个110100序列信号发生器利用触发器利用计数器利用移位寄存器,制作：金燕华,96,利用D触发器设计一个110100序列信号发生器,1、画状态转换图,2、状态编码,000101表示S0S5,3、列状态转换输出表,4、得到激励方程和输出方程考虑未用状态的处理,5、得到电路图,000001,制作：金燕华,97,用计数器和数据选择器构成序列信号发生器,例：产生一个8位的序列信号00010111,制作：金燕华,98,用移位寄存器构成序列信号发生器,例：产生一个8位的序列信号00010111,10111000,D=Q2Q1Q0+Q2Q1+Q2Q0,制作：金燕华,99,用移位寄存器构成序列信号发生器,例：产生一个8位的序列信号00010111,制作：金燕华,100,移位寄存器实现序列检测功能,设计一个110串行序列检测电路，,利用移位寄存器实现,当电路检测到,输入A连续出现110时，输出Z为1,输入A连续出现110，且输入B为1时，输出Z为1。,制作：金燕华,101,8.6迭代与时序电路,串行比较器（P547）、串行加法器（P548）,空间与时间的折衷,制作：金燕华,102,同步设计中的其他问题,8.7同步系统结构和设计方法,8.8同步设计中的障碍竞争和冒险可以不考虑（P548）时钟偏移（P553）选通时钟：设计合理的时钟使能端（P557）异步输入：利用好的同步器协调异步输入,同步系统分解模块结构,数据单元+控制单元,dataunit,controlunit,寄存器、计数器、存储器,产生控制信号（状态机）,（P558图8-94、P561图8-96、P565）,制作：金燕华,103,同步系统结构,命令,数据输入,数据输出,控制单元controlunit（状态机）,时钟,条件,制作：金燕华,104,时钟,控制单元激励输入数据单元结果输入,制作：金燕华,105,时钟偏移,同一个时钟信号在不同的时刻到达不同的器件一个时钟信号的扇出系数不足以驱动所有输入端，有必要提供多个完全相同的时钟（P554图8-86）使多个时钟信号的输出负载基本平衡注意时钟信号的通路（P555图8-87）将CLOCK信号线布置为树形结构（图8-88）,制作：金燕华,106,时序逻辑部分小结,第7章时序逻辑设计原理第8章时序逻辑设计实践,制作：金燕华,107,第7章基本原理,基本时序元件锁存器和触发器时钟同步状态机结构、类型时钟同步状态机的分析（方法、步骤）时钟同步状态机的设计,S-R型、D型、J-K型、T型电路结构、工作原理、功能表、特征方程、时序特性不同触发器之间的相互转换,制作：金燕华,108,第8章设计实践,小规模集成（SSI）芯片锁存器和触发器（开关消抖、总线保持）中规模集成（MSI）芯片多位锁存器和寄存器计数器、移位寄存器同步系统设计的其它问题迭代、同步系统结构、时序时钟偏移、选通时钟、异步输入,制作：金燕华,109,计数器,行波计